半导体封装组件制造技术

本发明专利技术公开了一种半导体封装组件，以将电子元件(如无源元件)嵌入于重布线结构内。其中，该半导体封装组件包括半导体封装体，且该半导体封装体包括：重布线结构，具有第一表面及与其相对的第二表面；半导体裸芯片，设置于该第一重布线结构的该第一表面上；模塑化合物，设置于该第一重布线结构的该第一表面上，且围绕该第一半导体裸芯片；以及电子元件，嵌入于该第一重布线结构内，且经由该第一重布线结构电性耦接至该第一半导体裸芯片。

【技术实现步骤摘要】

本专利技术涉及封装
，尤其一种具有无源元件的半导体封装组件。
技术介绍
为了确保电子产品及通讯装置的微型化及多功能性，所需的半导体封装体需具备小尺寸、支持多引脚(pin)连接、高速操作以及高功能性。另外，在高频应用(例如，射频(radio frequency,RF)系统封装(system in package,SiP)组件)中，通常使用一或多个整合的无源元件(integrated passive device,IPD)来进行上述功能。在传统的SiP组件中，无源元件通常放置在印刷电路板(printed circuit board,PCB)或封装体上。然而，印刷电路板须提供额外的区域以将无源元件组装于其上。另外，当无源元件组装于封装体上时，SiP组件的总体高度将会增加。如此一来，势必难以缩小封装组件的尺寸。因此，需要寻求一种新的半导体封装组件。
技术实现思路
有鉴于此，本专利技术提供了一种半导体封装组件，具有整合了的电子元件(如无源元件)。本专利技术提供了一种半导体封装组件，包括︰第一半导体封装体，且该第一半导体封装体包括：第一重布线结构，具有第一表面及与其相对的第二表面；第一半导体裸芯片，设置于该第一重布线结构的该第一表面上；第一模塑化合物，设置于该第一重布线结构的该第一表面上，且围绕该第一半导体裸芯片；以及电子元件，嵌入于该第一重布线结构内，且经由该第一重布线结构电性耦接至该第一半导体裸芯片。其中，该电子元件为无源元件。其中，该第一半导体封装体更包括第二半导体裸芯片，嵌入于该第一重布线结构内。其中，该第一半导体封装体更包括多个第一导电结构，设置于该第一重布线结构的该第二表面上，且电性耦接至该第一重布线结构。其中，更包括印刷电路板，电性耦接至该多个第一导电结构。其中，该第一重布线结构包括：第一金属层间介电层；多个第一导线，位于该第一金属层间介电层的第一层位，且该多个第一导线中的其中一个电性耦接至该第一半导体裸芯片；以及多个第二导线，位于该第一金属层间介电层的不同于该第一层位的第二层位。其中，该电子元件包括至少一个电极，电性耦接至该多个第二导线的其中一者。其中，该无源元件包括电容、电感、电阻或其组合。其中，该第一半导体封装体还包括：第二重布线结构，设置于该第一半导体裸芯片及该第一模塑化合物上，使该第二重布线结构藉由该第一半导体裸芯片及该第一模塑化合物而与该第一重布线结构隔开；以及多个第一通孔电极，穿过该第一模塑化合物以形成该第一重布线结构与该第二重布线结构之间的电性连接。其中，更包括︰第二半导体封装体，叠置于该第一半导体封装体上，且该第二半导体封装体包括：第三重布线结构，电性耦接至该第二重布线结构，且具有第三表面及与其相对的第四表面；第三半导体祼芯片，设置于该第三重布线结构的该第三表面上；以及第二模塑化合物，设置于该第三重布线结构的该第三表面上且围绕该第三半导体祼芯片。其中，该第二半导体封装体更包括多个第二导电结构，设置于该第三重布线结构的该第四表面上且电性耦接至该第二重布线结构。其中，该第一半导体封装体为片上系统封装体，且该第二半导体封装体为动态随机存取存储器封装体。其中，该第一半导体封装体更包括：第四半导体裸芯片，设置于该第一重布线结构的该第一表面上，使该第一半导体裸芯片及该第四半导体裸芯片并排排列。其中，该第一半导体裸芯片为系统裸芯片，而该第四半导体裸芯片为动态随机存取存储器裸芯片。其中，该电子元件为多层陶瓷电容，包括：本体；以及第一及第二电极层，分别设置于该本体的两端，使该第一及该第二电极层覆盖该本体的侧壁、局部
的上表面及局部的下表面，其中该第一及该第二电极层分别电性耦接至该多个第二导线中的至少二者。其中，该电子元件为芯片电容，包括：本体；以及第一及第二电极层，分别设置于该本体的两端，使该第一及该第二电极层露出该本体的侧壁及局部的下表面，其中该第一及该第二电极层分别电性耦接至该多个第二导线中的至少二者。本专利技术实施例的有益效果是：以上的半导体封装组件，电子元件(如无源元件)嵌入于重布线结构内，且经由重布线结构电性耦接至半导体裸芯片，从而将半导体元件(如无源元件)整合进半导体封装组件中的重布线结构内。附图说明图1A绘示出根据本专利技术一些实施例的半导体封装组件的横截面示意图。图1B为图1A中区域A1的放大图，其绘示出多层陶瓷电容(multi-layer ceramic capacitor,MLCC)嵌入于重布线结构内。图1C绘示出根据本专利技术一些实施例的半导体封装组件的横截面示意图。图2A绘示出根据本专利技术一些实施例的半导体封装组件的横截面示意图。图2B为图2A中区域A2的放大图，其绘示出芯片电容(chip-cap capacitor)嵌入于重布线结构内。图2C绘示出根据本专利技术一些实施例的半导体封装组件的横截面示意图。图3绘示出根据本专利技术一些实施例的具有层叠封装(package on package,PoP)结构的半导体封装组件的横截面示意图。图4绘示出根据本专利技术一些实施例的具有片上系统(system-on-chip,SOC)封装体的半导体封装组件的横截面示意图，该SOC封装体包括二个并排设置的半导体裸芯片(die)。具体实施方式为了使本专利技术所解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本专利技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本专利技术，并不用于限定本专利技术。本专利技术将参照特定的实施例及参照附图进行说明，然而这些说明并非用以
局限本专利技术的范围而本专利技术的范围仅以权利要求的界定为准。在所绘的附图中，某些部件的尺寸会为了阐述目的放大并且未依比例绘示。外观尺寸及相对尺寸并未对应于本专利技术的实际尺寸。图1A绘示出本专利技术一些实施例的半导体封装组件10a的横截面示意图。图1B为图1A中区域A1的放大图，其绘示出多层陶瓷电容(MLCC)150嵌入于重布线结构内。在一些实施例中，半导体封装组件10a为晶圆级半导体封装组件，例如覆晶半导体封装组件。请参照图1A，半导体封装组件10a包括至少一个晶圆级半导体封装体100a，装设于基体600上。在本实施例中，晶圆级半导体封装体100a包括片上系统(SOC)封装体。再者，基体600包括印刷电路板(PCB)，其可由聚丙烯(polypropylene,PP)所制成。在一些实施例中，基体600可包括封装基底。在本实施例中，基体600可为单层或多层结构。多个导电垫(未绘示)及与其电性耦接的导线(未绘示)设置于基体600的表面602及/或基体600内。在此情形中，导线可包括信号导线区段和电源/接地区段，以供半导体封装体100a的输入/输出(I/O)连接之用。在一实施例中，半导体封装体100a直接装设于导线上。在一些实施例中，设置于表面602的导电垫连接至不同的导线接端。在此情形中，这些导电垫供直接装设于导线上的半导体封装体100a之用。半导体封装体100a藉由接合工艺装设于基体600的表面602上。举例来说，半导体封装体100a包括多个导电结构130，其藉由接合工艺装设于基体600上且电性耦接至基体600。半导体封装体100a包括半导体裸芯片100(例如，SOC裸芯片)及重布线(Redistribution La本文档来自技高网...

【技术保护点】
一种半导体封装组件，其特征在于，包括︰第一半导体封装体，且该第一半导体封装体包括：第一重布线结构，具有第一表面及与其相对的第二表面；第一半导体裸芯片，设置于该第一重布线结构的该第一表面上；第一模塑化合物，设置于该第一重布线结构的该第一表面上，且围绕该第一半导体裸芯片；以及电子元件，嵌入于该第一重布线结构内，且经由该第一重布线结构电性耦接至该第一半导体裸芯片。

【技术特征摘要】
2015.03.30 US 62/139,932;2015.05.05 US 62/157,046;1.一种半导体封装组件，其特征在于，包括︰第一半导体封装体，且该第一半导体封装体包括：第一重布线结构，具有第一表面及与其相对的第二表面；第一半导体裸芯片，设置于该第一重布线结构的该第一表面上；第一模塑化合物，设置于该第一重布线结构的该第一表面上，且围绕该第一半导体裸芯片；以及电子元件，嵌入于该第一重布线结构内，且经由该第一重布线结构电性耦接至该第一半导体裸芯片。2.如权利要求1所述的半导体封装组件，其特征在于，该电子元件为无源元件。3.如权利要求1或2所述的半导体封装组件，其特征在于，该第一半导体封装体更包括第二半导体裸芯片，嵌入于该第一重布线结构内。4.如权利要求1或2所述的半导体封装组件，其特征在于，该第一半导体封装体更包括多个第一导电结构，设置于该第一重布线结构的该第二表面上，且电性耦接至该第一重布线结构。5.如权利要求4所述的半导体封装组件，其特征在于，更包括印刷电路板，电性耦接至该多个第一导电结构。6.如权利要求1或2所述的半导体封装组件，其特征在于，该第一重布线结构包括：第一金属层间介电层；多个第一导线，位于该第一金属层间介电层的第一层位，且该多个第一导线中的其中一个电性耦接至该第一半导体裸芯片；以及多个第二导线，位于该第一金属层间介电层的不同于该第一层位的第二层位。7.如权利要求6所述的半导体封装组件，其特征在于，该电子元件包括至少一个电极，电性耦接至该多个第二导线的其中一者。8.如权利要求2所述的半导体封装组件，其特征在于，该无源元件包括电容、电感、电阻或其组合。9.如权利要求1或2所述的半导体封装组件，其特征在于，该第一半导体
\t封装体还包括：第二重布线结构，设置于该第一半导体裸芯片及该第一模塑化合物上，使该第二重布线结...

【专利技术属性】
技术研发人员：林子闳，彭逸轩，萧景文，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：中国台湾;71