存储器及其擦除、编程和读取方法技术

一种存储器及其擦除、编程和读取方法，其中，所述第一隔离单元和第二隔离单元均与所述存储单元的结构相同；所述存储单元的第一掺杂区连接所述第一位线，所述存储单元的第二掺杂区连接所述第二位线；所述第一隔离单元的第二掺杂区连接所述第一位线，所述第二隔离单元的第一掺杂区连接所述第二位线；所述第一隔离单元的第一掺杂区作为所述第一隔离单元的连接端，所述第一隔离单元的第一控制栅结构和第二控制栅结构连接在一起作为所述第一隔离单元的控制端；所述第二隔离单元的第二掺杂区作为所述第二隔离单元的连接端，所述第二隔离单元的第一控制栅结构和第二控制栅结构连接在一起作为所述第二隔离单元的控制端。

【技术实现步骤摘要】
存储器及其擦除、编程和读取方法
本专利技术涉及半导体领域，尤其涉及一种存储器及其擦除、编程和读取方法。
技术介绍
图1为一种现有存储单元的结构示意图。所述存储单元包括：衬底10，位于所述衬底10上的第一控制栅结构102、第二控制栅结构112、第一浮栅结构101、第二浮栅结构111和字线结构12，以及位于所述衬底10内的第一掺杂区103和第二掺杂区113。所述第一浮栅结构101位于所述第一掺杂区103和字线结构12之间的衬底10上，所述第二浮栅结构111位于所述第二掺杂区113和字线结构12之间的衬底10上。所述第一控制栅结构102位于所述第一浮栅结构101上，所述第二控制栅结构112位于所述第二浮栅结构111上。图2为图1所示存储单元组成的存储器电路示意图。图2仅以一列存储单元包括三个存储单元为举例来说明存储器的连接结构。每一列存储单元均连接两条位线，位于同一列的存储单元的第一掺杂区连接第一位线BL0，第二掺杂区连接第二位线BL1。第一位线BL0的两端分别连接上拉单元20和第一隔离晶体管ISO1的一端，第一隔离晶体管ISO1的另一端连接列译码单元30。第二位线BL1的两端分别连接上拉单元20和第一隔离晶体管ISO2的一端，第二隔离晶体管ISO2的另一端连接列译码单元30。下面以对存储单元进行擦除操作、对第一浮栅结构101执行编程和读取操作为例，对各个操作电压做以说明。进行擦除操作时：行译码单元40施加7V～9V的电压至与字线WL0连接的字线结构12，施加-7V～-9V电压至与第一控制线CG0连接的第一控制栅结构102，施加-7V～-9V的电压至与第二控制线CG1连接的第二控制栅结构112；上拉单元20施加0V电压至第一位线BL0，施加0V电压至第二位线BL1。进行编程操作时：行译码单元40施加1.3V～1.6V的电压至与字线WL0连接的字线结构12，施加7V～9V电压至与第一控制线CG0连接的第一控制栅结构102，施加4V～6V的电压至与第二控制线CG1连接的第二控制栅结构112；上拉单元20施加编程电流至第一位线BL0，施加5V～6V电压至第二位线BL1。进行读取操作时：行译码单元40施加2V～5V的电压至与字线WL0连接的字线结构12，施加0V电压至与第一控制线CG0连接的第一控制栅结构102，施加2.5V～5V的电压至与第二控制线CG1连接的第二控制栅结构112；上拉单元20施加0V电压至第一位线BL0，施加0.4V～0.8V电压至第二位线BL1。在上述闪存存储器电路中，作为隔离作用的第一隔离晶体管ISO2和第二隔离晶体管ISO通常使用高压管，使得存储器的面积较大。
技术实现思路
本专利技术解决的问题是现有存储器的面积较大。为解决上述问题，本专利技术提供一种存储器，包括：第一位线和第二位线以及位于同一列的存储单元、第一隔离单元和第二隔离单元；所述第一隔离单元和第二隔离单元均与所述存储单元的结构相同；所述第一隔离单元包括：衬底，位于所述衬底上的第一控制栅结构、第二控制栅结构、第一浮栅结构、第二浮栅结构和字线结构，以及位于所述衬底内的第一掺杂区和第二掺杂区；所述第一浮栅结构位于所述第一掺杂区和字线结构之间的衬底上，所述第二浮栅结构位于所述第二掺杂区和字线结构之间的衬底上，所述第一控制栅结构位于所述第一浮栅结构上，所述第二控制栅结构位于所述第二浮栅结构上；所述存储单元的第一掺杂区连接所述第一位线，所述存储单元的第二掺杂区连接所述第二位线；所述第一隔离单元的第二掺杂区连接所述第一位线，所述第二隔离单元的第一掺杂区连接所述第二位线；所述第一隔离单元的第一掺杂区作为所述第一隔离单元的连接端，所述第一隔离单元的第一控制栅结构和第二控制栅结构连接在一起作为所述第一隔离单元的控制端；所述第二隔离单元的第二掺杂区作为所述第二隔离单元的连接端，所述第二隔离单元的第一控制栅结构和第二控制栅结构连接在一起作为所述第二隔离单元的控制端。可选的，所述存储器还包括：行译码单元、上拉单元和列译码单元；所述行译码单元适于在所述第一隔离单元的第一次擦除操作时施加7V～9V的电压至所述第一隔离单元的字线结构且施加-7V～-9V的电压至所述第一隔离单元的控制端，在所述第二隔离单元的第一次擦除操作时施加7V～9V的电压至所述第二隔离单元的字线结构且施加-7V～-9V的电压至所述第二隔离单元的控制端；所述上拉单元适于在所述第一隔离单元的第一次擦除操作时施加0V的电压至所述第一位线，在所述第二隔离单元的第一次擦除操作时施加0V的电压至所述第二位线；所述列译码单元适于在所述第一隔离单元的第一次擦除操作时施加0V的电压至所述第一隔离单元的连接端，在所述第二隔离单元的第一次擦除操作时施加0V的电压至所述第二隔离单元的连接端。可选的，所述行译码单元还适于在所述第一隔离单元的再次擦除操作时施加2V～5V的电压至所述第一隔离单元的字线结构且施加2V～5V的电压至所述第一隔离单元的控制端，在所述第二隔离单元的再次擦除操作时施加2V～5V的电压至所述第二隔离单元的字线结构且施加2V～5V的电压至所述第二隔离单元的控制端；所述上拉单元还适于在所述第一隔离单元的再次擦除操作时施加0V的电压至所述第一位线，在所述第二隔离单元的再次擦除操作时施加0V的电压至所述第二位线；所述列译码单元还适于在所述第一隔离单元的再次擦除操作时施加0V的电压至所述第一隔离单元的连接端，在所述第二隔离单元的再次擦除操作时施加0V的电压至所述第二隔离单元的连接端。可选的，所述存储器还包括：行译码单元、上拉单元和列译码单元；所述行译码单元还适于在所述存储单元中第一浮栅结构的编程操作时施加0V的电压至所述第一隔离单元的字线结构、施加0V的电压至所述第一隔离单元的控制端、施加2V～5V的电压至所述第二隔离单元的字线结构、施加0V的电压至所述第二隔离单元的控制端、施加1.3V～1.6V的电压至所述存储单元的字线结构、施加7V～9V的电压至所述存储单元的第一控制栅结构、施加4V～6V的电压至所述存储单元的第二控制栅结构，在所述存储单元中第二浮栅结构的编程操作时施加2V～5V的电压至所述第一隔离单元的字线结构、施加0V的电压至所述第一隔离单元的控制端、施加0V的电压至所述第二隔离单元的字线结构、施加0V的电压至所述第二隔离单元的控制端、施加1.3V～1.6V的电压至所述存储单元的字线结构、施加4V～6V的电压至所述存储单元的第一控制栅结构、施加7V～9V的电压至所述存储单元的第二控制栅结构；所述上拉单元还适于在所述存储单元中第一浮栅结构的编程操作时施加编程电流至所述第一位线、施加5V～6V的电压至所述第二位线，在所述存储单元中第二浮栅结构的编程操作时施加5V～6V的电压至所述第一位线、施加编程电流至所述第二位线；所述列译码单元还适于在所述存储单元中第一浮栅结构的编程操作时使所述第一隔离单元的连接端和第二隔离单元的连接端处于浮空状态，在所述存储单元中第二浮栅结构的编程操作时使所述第一隔离单元的连接端和第二隔离单元的连接端处于浮空状态。可选的，所述存储器还包括：行译码单元、上拉单元和列译码单元；所述行译码单元还适于在所述存储单元中第一浮栅结构的读取操作时施加2V～5V的电压至所述第一隔离单元的字线结构、施加本文档来自技高网...

【技术保护点】
一种存储器，其特征在于，包括：第一位线和第二位线以及位于同一列的存储单元、第一隔离单元和第二隔离单元；所述第一隔离单元和第二隔离单元均与所述存储单元的结构相同；所述第一隔离单元包括：衬底，位于所述衬底上的第一控制栅结构、第二控制栅结构、第一浮栅结构、第二浮栅结构和字线结构，以及位于所述衬底内的第一掺杂区和第二掺杂区；所述第一浮栅结构位于所述第一掺杂区和字线结构之间的衬底上，所述第二浮栅结构位于所述第二掺杂区和字线结构之间的衬底上，所述第一控制栅结构位于所述第一浮栅结构上，所述第二控制栅结构位于所述第二浮栅结构上；所述存储单元的第一掺杂区连接所述第一位线，所述存储单元的第二掺杂区连接所述第二位线；所述第一隔离单元的第二掺杂区连接所述第一位线，所述第二隔离单元的第一掺杂区连接所述第二位线；所述第一隔离单元的第一掺杂区作为所述第一隔离单元的连接端，所述第一隔离单元的第一控制栅结构和第二控制栅结构连接在一起作为所述第一隔离单元的控制端；所述第二隔离单元的第二掺杂区作为所述第二隔离单元的连接端，所述第二隔离单元的第一控制栅结构和第二控制栅结构连接在一起作为所述第二隔离单元的控制端。

【技术特征摘要】
1.一种存储器，其特征在于，包括：第一位线和第二位线以及位于同一列的存储单元、第一隔离单元和第二隔离单元；所述第一隔离单元和第二隔离单元均与所述存储单元的结构相同；所述第一隔离单元包括：衬底，位于所述衬底上的第一控制栅结构、第二控制栅结构、第一浮栅结构、第二浮栅结构和字线结构，以及位于所述衬底内的第一掺杂区和第二掺杂区；所述第一浮栅结构位于所述第一掺杂区和字线结构之间的衬底上，所述第二浮栅结构位于所述第二掺杂区和字线结构之间的衬底上，所述第一控制栅结构位于所述第一浮栅结构上，所述第二控制栅结构位于所述第二浮栅结构上；所述存储单元的第一掺杂区连接所述第一位线，所述存储单元的第二掺杂区连接所述第二位线；所述第一隔离单元的第二掺杂区连接所述第一位线，所述第二隔离单元的第一掺杂区连接所述第二位线；所述第一隔离单元的第一掺杂区作为所述第一隔离单元的连接端，所述第一隔离单元的第一控制栅结构和第二控制栅结构连接在一起作为所述第一隔离单元的控制端；所述第二隔离单元的第二掺杂区作为所述第二隔离单元的连接端，所述第二隔离单元的第一控制栅结构和第二控制栅结构连接在一起作为所述第二隔离单元的控制端。2.如权利要求1所述的存储器，其特征在于，还包括：行译码单元、上拉单元和列译码单元；所述行译码单元适于在所述第一隔离单元的第一次擦除操作时施加7V～9V的电压至所述第一隔离单元的字线结构且施加-7V～-9V的电压至所述第一隔离单元的控制端，在所述第二隔离单元的第一次擦除操作时施加7V～9V的电压至所述第二隔离单元的字线结构且施加-7V～-9V的电压至所述第二隔离单元的控制端；所述上拉单元适于在所述第一隔离单元的第一次擦除操作时施加0V的电压至所述第一位线，在所述第二隔离单元的第一次擦除操作时施加0V的电压至所述第二位线；所述列译码单元适于在所述第一隔离单元的第一次擦除操作时施加0V的电压至所述第一隔离单元的连接端，在所述第二隔离单元的第一次擦除操作时施加0V的电压至所述第二隔离单元的连接端。3.如权利要求2所述的存储器，其特征在于，所述行译码单元还适于在所述第一隔离单元的再次擦除操作时施加2V～5V的电压至所述第一隔离单元的字线结构且施加2V～5V的电压至所述第一隔离单元的控制端，在所述第二隔离单元的再次擦除操作时施加2V～5V的电压至所述第二隔离单元的字线结构且施加2V～5V的电压至所述第二隔离单元的控制端；所述上拉单元还适于在所述第一隔离单元的再次擦除操作时施加0V的电压至所述第一位线，在所述第二隔离单元的再次擦除操作时施加0V的电压至所述第二位线；所述列译码单元还适于在所述第一隔离单元的再次擦除操作时施加0V的电压至所述第一隔离单元的连接端，在所述第二隔离单元的再次擦除操作时施加0V的电压至所述第二隔离单元的连接端。4.如权利要求1所述的存储器，其特征在于，还包括：行译码单元、上拉单元和列译码单元；所述行译码单元还适于在所述存储单元中第一浮栅结构的编程操作时施加0V的电压至所述第一隔离单元的字线结构、施加0V的电压至所述第一隔离单元的控制端、施加2V～5V的电压至所述第二隔离单元的字线结构、施加0V的电压至所述第二隔离单元的控制端、施加1.3V～1.6V的电压至所述存储单元的字线结构、施加7V～9V的电压至所述存储单元的第一控制栅结构、施加4V～6V的电压至所述存储单元的第二控制栅结构，在所述存储单元中第二浮栅结构的编程操作时施加2V～5V的电压至所述第一隔离单元的字线结构、施加0V的电压至所述第一隔离单元的控制端、施加0V的电压至所述第二隔离单元的字线结构、施加0V的电压至所述第二隔离单元的控制端、施加1.3V～1.6V的电压至所述存储单元的字线结构、施加4V～6V的电压至所述存储单元的第一控制栅结构、施加7V～9V的电压至所述存储单元的第二控制栅结构；所述上拉单元还适于在所述存储单元中第一浮栅结构的编程操作时施加编程电流至所述第一位线、施加5V～6V的电压至所述第二位线，在所述存储单元中第二浮栅结构的编程操作时施加5V～6V的电压至所述第一位线、施加编程电流至所述第二位线；所述列译码单元还适于在所述存储单元中第一浮栅结构的编程操作时使所述第一隔离单元的连接端和第二隔离单元的连接端处于浮空状态，在所述存储单元中第二浮栅结构的编程操作时使所述第一隔离单元的连接端和第二隔离单元的连接端处于浮空状态。5.如权利要求1所述的存储器，其特征在于，还包括：行译码单元、上拉单元和列译码单元；所述行译码单元还适于在所述存储单元中第一浮栅结构的读取操作时施加2V～5V的电压至所述第一隔离单元的字线结构、施加2V～5V的电压至所述第一隔离单元的控制端、施加2V～5V的电压至所述第二隔离单元的字线结构、施加2V～5V的电压至所述第二隔离单元的控制端、施加2V～5V的电压至所述存储单元的字线结构、施加0V的电压至所述存储单元的第一控制栅结构、施加2.5V～5V的电压至所述存储单元的第二控制栅结构，在所述存储单元中第二浮栅结构的读取操作时施加2V～5V的电压至所述第一隔离单元的字线结构、施加2V～5V的电压至所述第一隔离单元的控制端、施加2V～5V的电压至所述第二隔离单元的字线结构、施加2V～5V的电压至所述第二隔离单元的控制端、施加2V～5V的电压至所述存储单元的字线结构、施加2.5V～...

【专利技术属性】
技术研发人员：杨光军，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海;31