本发明专利技术提供能够进行正常工作的半导体存储装置。半导体存储装置具备：与存储器单元连接的位线；具有与位线上的电位的读出结果相应的电位的第1节点（SEN）；和传送第1节点上的电位且与锁存电路连接的第2节点（LBUS）。在第1节点上的电位开始向第2节点传送的时刻，第1节点的电位比读出的结束时刻升高了。
【技术实现步骤摘要】
半导体存储装置相关申请本申请享受以日本专利申请2013-168181号(申请日:2013年8月13日)为在先申请的优先权。本申请通过参照该在先申请而包含该在先申请的所有内容。
实施方式涉及半导体存储装置。
技术介绍
NAND型闪存是众所周知的。
技术实现思路
本专利技术的实施方式用于提供可正常工作的半导体存储装置。 一个实施方式涉及的半导体存储装置，其特征在于，具备:与存储器单元连接的位线；第I节点，其具有与所述位线上的电位的读出结果相应的电位；和传送所述第I节点上的电位且与锁存电路连接的第2节点，在所述第I节点上的电位开始向所述第2节点传送的时刻，所述第I节点的电位比所述读出的结束时刻升高了。 【附图说明】 图1是第I实施方式涉及的存储器的框图。 图2是第I实施方式涉及的存储器单元阵列的一部分的电路图。 图3是第I实施方式涉及的半导体存储装置的一部分的电路图。 图4是第I实施方式涉及的存储器的一部分节点的电位的定时图。 图5是第I实施方式涉及的存储器的一部分节点的电位的另外的例子的定时图。 图6是第I实施方式涉及的半导体存储装置的另外的例子的一部分的电路图。 图7是第I实施方式涉及的存储器的一部分节点的电位的另外的例子的定时图。 图8是第2实施方式涉及的半导体存储装置的一部分的电路图。 附图标记说明 I…存储器单元阵列，2...行解码器，3…数据电路.页缓冲，4…列解码器，5…控制电路，6…输入输出电路,7…地址.指令寄存器,8...电压发生电路,9…磁芯驱动器，10…存储器。 【具体实施方式】 下面参照附图对实施方式进行说明。另外，在下面的说明中，对于具有大致相同的功能以及构成的构成要素，标注同一附图标记，重复的说明仅在必要的情况下进行。附图是示意性的。各实施方式例示用于将该实施方式的技术思想具体化的装置和/或方法，实施方式的技术思想并不将构成部件的材质、形状、构造、配置等特定于下述的情况。 各功能块能够由硬件和计算机软件中的任一个或者两者的组合来实现。因此，为了明确各功能块是这些中的任何一种，下面大致从这些功能的角度进行说明。本领域技术人员在每个具体的实施方式中能够通过各种方法来实现这些功能，但任何的实现方法都包含于实施方式的范围内。另外，各功能块不必一定如下面的例子那样加以区别。例如，一部分功能也可以通过有别与例示功能块的功能块来执行。而且，例示的功能块也可以分割为更小的子(sub)功能块。实施方式并不受由哪个功能块来特定的限定。 (第I实施方式) 图1是第I实施方式涉及的存储器(半导体存储装置)10的框图。如图1所示，存储器10包含存储器单元阵列1、行解码器2、数据电路.页缓冲(page buffer) 3、列解码器 4、控制电路5、输入输出电路6、地址.指令寄存器7、电压发生电路8和磁芯驱动器9等要素。 存储器10包含多个存储器单元阵列(例示2个存储器单元阵列)1。存储器单元阵列I有时被称作平面(plain)。存储器单元阵列I包含多个物理块(block)。各物理块包含多个存储器单元、字线WL、位线BL、源线SL等。 相对于每个存储器单元阵列I设置一个行解码器2、数据电路?页缓冲3和列解码器4的组。行解码器2从地址.指令寄存器7接受块地址信号等，另外从磁芯驱动器9接受字线控制信号和/或选择栅线控制信号。行解码器2基于接受的块地址信号、字线控制信号以及选择栅线控制信号来选择物理块、字线等。 数据电路.页缓冲3临时保持从存储器单元阵列I读出的数据，另外从存储器10的外部接受写入数据，并将接受的数据写入到所选择的存储器单元。数据电路.页缓冲3包含读出放大器3a。读出放大器3a包含与多条位线BL分别连接的多个读出放大器单元,经由位线读出存储器单元阵列I内的存储器单元的数据，并经由位线检测出存储器单元的状态。存储器10能够在I个存储器单元中保持2位以上的数据。因此，数据电路.页缓冲3包含例如3个数据缓存(date cache) 3b。第I数据缓存3b保持下级(lower)页数据和上级(upper)页数据中的一方，第2数据缓存3b保持下级页数据和上级页数据中的另一方。下级页数据包括关联的多个存储器单元的各2位数据中的下级位的组。上级页数据包括关联的多个存储器单元的各2位数据中的上级位的组。第3数据缓存3b保持例如基于检验读出的结果而再次写入存储器单元的临时数据。 列解码器4从地址.指令寄存器7接受列地址信号，对接受的列地址信号进行解码。基于列解码器4解码后的地址信号，对数据电路.页缓冲3的数据的输入输出进行控制。 控制电路5从地址.指令寄存器7接受指示读出、写入、删除等指令。控制电路5根据基于指令的预定时序对电压发生电路8以及磁芯驱动器9进行控制。电压发生电路8根据控制电路5的指示，发生各种电压。磁芯驱动器9根据控制电路5的指示，为了控制字线WL以及位线BL而对行解码器2以及数据电路?页缓冲3进行控制。输入输出电路6对从存储器10的外部输入指令、地址、数据或者存储器10向外部输出指令、地址、数据进行控制。 存储器单元阵列I具有图2所示的要素以及连接。图2是第I实施方式涉及的存储器单元阵列的一部分(2个物理块MB)的电路图。如图2所示，存储器单元阵列I具有多条位线BL、源(单元源)线SL和多个物理块MB。在各物理块MB中，在I条位线BL上连接有i+1个字符串STR。 I个字符串STR具有串联连接的n+1个(η为例如15)存储器单元晶体管MTrO?MTrl5、源侧选择栅晶体管SSTr以及漏侧选择栅晶体管SDTr。在末尾带有数字的附图标记(例如单元晶体管MTr)无需相互区别的情况下，使用将末尾的数字省略了的记载，该记载指的是所有的带数字的附图标记。 在各字符串STR中，晶体管SSTr的漏连接于单元晶体管MTrO的源。晶体管SDTr的源连接于单元晶体管MTrl5的漏。晶体管SSTr的源连接于源线SL。晶体管SDTr的漏连接相于对应的I条位线BL。 沿字线WL的延伸的方向并排的多个字符串构成字符串组STRG。例如，沿字线WL的延伸的方向并排且分别连接于所有位线BL的所有多个字符串STR构成I个字符串组STRG。在各字符串组STRG中，其多个字符串STR的各自的单元晶体管MTrO的各自的栅共同连接于字线WL0。同样地，在各字符串组STRG中，其多个字符串STR的各自的单元晶体管MTrX的各自的栅共同连接于字线WLX。 在各字符串组STRG中，其多个字符串STR的各自的晶体管SDTr的各自的栅共同连接于漏侧选择栅线S⑶L。选择栅线S⑶LO?S⑶Li分别为字符串组STRGO?字符串组STRGi之用而设置。 在各字符串组STRG，其多个字符串STR的各自的晶体管SSTr的各自的栅被公共连接于源侧选择栅线SGSL。源侧选择栅线SGSLO?SGSLi分别为字符串组STRGO?字符串组STRGi之用而设置。 对于存储器单元阵列I的构造，例如，已记载于题为“三维层叠非易失性半导体存储器”的2009年3月19日提出的美国专利申请12 / 407，403号说明书。另外，记载于题为“三维层叠非易失性半导体存储器”的2009年3月18日本文档来自技高网...
【技术保护点】
一种半导体存储装置，其特征在于，具备：位线，其与存储器单元连接；第1节点，其具有与所述位线上的电位的读出结果相应的电位；和第2节点，其传送所述第1节点上的电位且与锁存电路相连接；在所述第1节点上的电位开始向所述第2节点传送的时刻，所述第1节点的电位比所述读出的结束时刻升高了。
【技术特征摘要】
2013.08.13 JP 2013-1681811.一种半导体存储装置，其特征在于，具备: 位线，其与存储器单元连接； 第I节点，其具有与所述位线上的电位的读出结果相应的电位；和 第2节点，其传送所述第I节点上的电位且与锁存电路相连接； 在所述第I节点上的电位开始向所述第2节点传送的时刻，所述第I节点的电位比所述读出的结束时刻升高了。2.根据权利要求1所记载的半导体存储装置，其特征在于: 在所述读出期间，所述第I节点与所述位线电连接； 在所述读出的所述结束时刻，所述第...
【专利技术属性】
技术研发人员：前岛洋，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：日本;JP
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