一种延时锁相环制造技术

本实用新型专利技术提供一种延时锁相环，在尽可能少的增加版图面积和功耗的前提下，将延时锁相环精度提高至少一倍。该延时锁相环包括DLL延时链，所述DLL延时链包括DLL粗调链和DLL微调链，其特征在于：所述DLL粗调链和DLL微调链之间设置有用于产生输入时钟信号奇时钟和偶时钟的中间相位时钟的中间相位产生器。该提高延时锁相环是通过输入的两个时钟信号偶时钟和奇时钟来产生两个时钟信号，分别是奇偶时钟和中间时钟，奇偶时钟和中间时钟的相位差是偶时钟和奇时钟相位差的一半。

【技术实现步骤摘要】
—种延时锁相环
[0001 ] 本技术提供了一种延时锁相环。
技术介绍
延迟锁相环(DLL)广泛用于微处理器、存储器接口、芯片之间的接口和大规模集成电路的时钟分布网络，多用于时钟同步来解决时钟的偏斜问题，使得芯片内部或芯片之间的时钟延迟有足够的余量，从而提闻系统的时序功能。 随着应用系统时钟频率的增大，对DLL调节精度的要求越来越高，因为它直接决定了 DLL的最大鉴相误差。传统的DLL由DLL延时链(包括粗调链和微调链)、反馈延时、鉴相器、DLL控制器和输出驱动器组成。其工作原理如下: DLL的输入时钟经过延时链后产生延时时钟，延时时钟经过反馈延时后产生反馈时钟，反馈时钟与输入时钟均输入至鉴相器。鉴相器对输入时钟和反馈时钟进行抽样、比较，并将比较结果输出给DLL控制器。DLL控制器根据比较结果调整可变延时链的延时，实现反馈时钟与输入时钟的相位对齐，从而实现与输入时钟具有特定延时要求的输出时钟。 在DLL延时链的具体实现中，考虑到系统对延时链同时要求具有较长的延时长度和较小的延时步长，DLL延时链通常分为DLL粗调链和DLL微调链。延时粗调链电路受DLL控制器电路粗调控制位信号的控制，产生两个不同相位的偶时钟和奇时钟信号输出给微调链电路，这两个时钟信号的相位差即为此粗调电路的步长t，微调链电路同时也受DLL控制电路微调控制位信号控制，对两个输入时钟信号进行延迟和综合，产生精度为t/n(n为微调链电路的位数)的单端输出时钟。此信号的相位精度即为DLL电路的调节精度。 现有的DLL结构中，为了得到更高精度的时钟,往往需要增加DLL微调链的位数来实现，需要较大的功耗和版图面积。
技术实现思路
本技术提供一种延时锁相环，在尽可能少的增加版图面积和功耗的前提下，将延时锁相环精度提高至少一倍。 本专利技术的具体技术解决方案如下: 该延时锁相环包括DLL延时链，所述DLL延时链包括DLL粗调链和DLL微调链，所述DLL粗调链和DLL微调链之间设置有用于产生输入时钟信号奇时钟和偶时钟的中间相位时钟的中间相位产生器。 所述中间相位产生器包括用于接收奇时钟信号的第一反相器和用于接收偶时钟信号的第二反相器，第一反相器的输出端分别与奇延时时钟处理单兀和中间延时处理单兀的输入端连接，第二反相器的输出端分别与偶延时时钟处理单元和中间延时处理单元的输入端连接；所述奇延时时钟处理单元、偶延时时钟处理单元的输出端和第三反相器连接，中间延时处理单元的输出端和第四反相器连接；所述奇延时时钟处理单元、偶延时时钟处理单元均由三个串联的反相器再串联一个三态门组成；所述中间延时处理单元包括奇反相器组、偶反相器组、反相器和三态门，奇反相器组的输入端与第一反相器的输出端连接，输出端与反相器的输入端连接，偶反相器组的输入端与第二反相器的输出端连接，输出端与反相器的输入端连接，反相器的输出端与三态门连接；所述奇反相器组和偶反相器组均由两个串联的反相器组成。 所述第一反相器、第二反相器及奇延时时钟处理单元、偶延时时钟处理单元、中间延时处理单元的反相器相同，奇延时时钟处理单元、偶延时时钟处理单元、中间延时处理单元的三态门相同，第三反相器和第四反相器相同。 本技术的优点在于: 本技术提供的延时锁相环在尽可能少的增加版图面积和功耗的前提下，将延时锁相环精度提高至少一倍。 【附图说明】 图1为现有延时锁相环原理示意图； 图2为本技术延时锁相环原理示意图； 图3为中间相位产生器的结构图； 图4为波形示意图； 图5为信号对应关系图； 附图标记说明: O—第二反相器；1、2、3、11、12、13、14、15、21、22、23—反相器；4、16、24—三态门； 5—第三反相器；17—第四反相器；20—第一反相器。 【具体实施方式】 本技术的核心在于新增的中间相位产生电路，中间相位产生电路的作用是根据输入的奇时钟和偶时钟，产生一个二者中间相位的时钟，将原来输入相位差为t的时钟变为输出相位差t/2的时钟。这样原延时时钟的精度便可相应的由t/n变为t/2n，精度提高一倍。 输入信号偶时钟输入至反相器O,同时输入信号奇时钟输入至反相器20 ;偶时钟通过反相器O后同时输出到反相器1、2、3和反相器11、12、13 ;奇时钟通过反相器20后同时输出到反相器21、22、23和反相器14、15、13 ;反相器12、15同时输出至反相器13,产生一个同时受偶时钟和奇时钟控制、且相位介于二者中间的的时钟信号，命名为中间延时时钟。 反相器3和23的输出分别命名为偶延时时钟和奇延时时钟，它们分别输入至三态门4和24。三态门4和24受控制信号奇偶选择控制，选择输出偶延时时钟或奇延时时钟，之后通过反相器5增大驱动能力最终输出奇偶时钟信号。其中奇偶选择信号可以很容易的在原DLL控制器电路中得到。中间延时时钟同样输入至一个一直导通的三态门，之后通过反相器17增大驱动能力最终输出中间时钟信号。 为了匹配传输延时和偶时钟、奇时钟对中间时钟的均衡控制，反相器O?3、11?15和20?23均选择相同尺寸的器件，三态门4、16和24选择相同尺寸的器件，输出驱动反相器5和7选择相同尺寸的器件。 以下结合波形示意图进行描述: 信号对应关系:clkeven:偶时钟，clkodd:奇时钟，clkeb:偶延时时钟，clkmb:中间延时时钟，cIkob:奇延时时钟，clkeo:奇偶时钟，clkmid:中间时钟。 Clkeven和clkodd通过相同的延时产生clkeb和clkob,且同时产生相位介于二者之间的clkmb。Clkeb和clkob通过选择驱动输出clkeo, clkmb驱动输出clkmid。 可以看出，输入clkeven和clkodd的相位差本为t，通过中间相位产生器电路后，输出的clkeo和clkmid相位差仅变为原来的一半t/2。 DLL微调链可采用传统的多种电路结构，其主要功能是把两个相位差为t的时钟信号延迟综合后转换为一个精度步长为t/n的时钟信号,其中η为微调链电路位数。 由此可以得到分别采用传统DLL结构和改进DLL结构的DLL微调链输出信号眼图，此输出信号的精度即代表整个DLL的输出时钟精度。如图5所示:上侧波形对应DLL传统结构，clkeven:偶时钟，clkodd:奇时钟，cIkfine:延时时钟,下侧波形对应插入中间相位产生器的DLL改进结构，clkeo:奇偶时钟，clkmid:中间时钟，cIkfine:延时时钟。 从眼图可以看出，米用DLL传统结构时，clkeven和clkodd的相位差为t,输出延时时钟的精度步长为t/n ;而采用改进的DLL结构时，clkeo和clkmid的相位差为t/2，输出延时时钟的精度步长为t/2n。本文档来自技高网...

【技术保护点】
一种延时锁相环，包括DLL延时链，所述DLL延时链包括DLL粗调链和DLL微调链，其特征在于：所述DLL粗调链和DLL微调链之间设置有用于产生输入时钟信号奇时钟和偶时钟的中间相位时钟的中间相位产生器。

【技术特征摘要】
1.一种延时锁相环，包括DLL延时链，所述DLL延时链包括DLL粗调链和DLL微调链，其特征在于:所述DLL粗调链和DLL微调链之间设置有用于产生输入时钟信号奇时钟和偶时钟的中间相位时钟的中间相位产生器。2.根据权利要求1所述的延时锁相环，其特征在于:所述中间相位产生器包括用于接收奇时钟信号的第一反相器和用于接收偶时钟信号的第二反相器，第一反相器的输出端分别与奇延时时钟处理单元和中间延时处理单元的输入端连接，第二反相器的输出端与偶延时时钟处理单元和中间延时处理单元的输入端连接；所述奇延时时钟处理单元、偶延时时钟处理单元的输出端和第三反相器连接，中间延时处理单元的输出端与第四反相器连接；所述奇延时时...

【专利技术属性】
技术研发人员：郭晓锋，刘成，
申请(专利权)人：西安华芯半导体有限公司，
类型：新型
国别省市：陕西;61