一种用于锁相环片上灾难性故障检测的鉴频鉴相器制造技术

本发明专利技术公开了一种用于锁相环片上灾难性故障检测的鉴频鉴相器，包括时钟产生单元、周期采样单元，充放电控制单元，相位频率探测单元；其中时钟产生单元，从参考信号产生两个时钟控制信号，不再需要片外的测试控制信号，节约输入控制引脚；周期采样单元，采用D触发器完成不同的周期延时，以产生充电测试和放电测试信号，节省了来自片外的充放电测试信号资源；充放电控制单元，控制电路工作状态以及测试流程，使测试工作能够片上自动完成；相位频率探测单元，完成对参考信号和测试信号额的鉴频鉴相。本发明专利技术提供的用于锁相环灾难性故障检测的鉴频鉴相器结构，具有全数字、自动测试、低成本的特点。

【技术实现步骤摘要】
一种用于锁相环片上灾难性故障检测的鉴频鉴相器
本专利技术涉及一种用于锁相环片上灾难性故障检测的鉴频鉴相器，属于锁相环电路 的片上测试技术。
技术介绍
锁相环（PLL)被广泛应用于频率合成、相位解调、时钟分配和时间恢复，是无线通 信、光纤链路和微型计算机必不可少的部分，需正确验证。然而，由于锁相环的闭环反馈和 混合信号特性，使其成为最难测试的电路之一，对其的测试在国际范围内成为一个亟待解 决的难题，因此，研究锁相环电路的片上测试方案具有重大意义。 PLL故障测试方法主要征对电路的结构中存在的缺陷所引起的故障，锁相环电路 中隐藏的故障往往会影响锁相环的性能。通过检测电路中是否存在故障可以快速判断锁相 环是否合格。且由于检测电路通常可以利用锁相环中已经存在的电路结构，因此一般测试 成本较低。批量测试时，灾难性故障检测成为快速低成本测试锁相环的一种有效方法。 锁相环的片上故障测试方法必须解决好以下几个问题：1、片上自检且输出结果便 于观看；无需外部高端测试仪器产生的高额测试费用，仅通过片上测试完成自检，以降低测 试的成本。2、对锁相环的性能影响较小；额外添加的测试电路对已有锁相环电路性能的影 响一方面会影响合格锁相环的正常工作，另一方面也会降低测试的准确率。3、模拟节点难 加载的问题，尽量不要打开环路，尽量不要在模拟节点打开环路。4、全数字测试电路和测试 输出，以保证测试的结果更加可靠。5、在测试时间、测试成本和测试准确率之间达成平衡； 锁相环作为大多数片上系统上唯一的混合信号电路，其测试时间，测试成本，直接转换为电 子产品的生产成本，而其测试准确率也可能会影响整个电子产品的性能，因此三者之间必 须协调好。 而传统的应用于锁相环的鉴频鉴相器，只能在锁相环正常工作时检测参考信号和 反馈信号的相位差或者频率差。为满足锁相环的灾难性故障测试，越来越多的测试工程师 开始关注对具有全数字、自动测试、低成本的能够应用于锁相环灾难性故障检测的鉴频鉴 相器的研究。首先，鉴频鉴相器作为锁相环电路的数字部分，对其进行改进对锁相环的性能 影响较小；其次，具有全数字测试特性的鉴频鉴相器，使得测试结果更加可靠；再次，自动 测试的测试能够降低测试时间；最后，低成本的测试非常适合锁相环的批量测试。因此，研 究适用于锁相环灾难性故障检测的，具有全数字、自动测试、低成本的鉴频鉴相器具有重大 的研究意义。
技术实现思路
专利技术目的：为了克服现有技术中存在的不足，本专利技术提供一种用于锁相环片上灾 难性故障检测的鉴频鉴相器，具有全数字、自动测试、低成本的特点，能够自动完成锁相环 的充放电测试，完成对锁相环的灾难性故障的检测。 技术方案：为实现上述目的，本专利技术采用的技术方案为： -种用于锁相环片上灾难性故障检测的鉴频鉴相器，将参考信号和测试信号之间 的时间差转换为数字信号输出并能自动对锁相环进行充放电测试，具体包括时钟产生单 元、周期采样单元、充放电控制单元和相位频率探测单元： 参考信号同时接时钟产生单元的时钟输入端CLK、周期采样单元的时钟输入端 CLK和充放电控制单元的参考时钟输入端clk_ref，测试信号接充放电控制单元的测试信 号输入端clk_test，开始信号接充放电控制单元的测试控制输入端test ; 时钟产生单元的三分频时钟输出信号CLK1接周期采样单元的复位端！ CLR，时钟 产生单元的六分频时钟输出信号CLK2接充放电控制单元的控制信号输入端control ; 周期采样单元的第一周期采样输出信号cycleO接充放电控制单元的第一周期信 号输入端cycleO,周期采样单元的第二周期采样输出信号cyclel接充放电控制单元的第 二周期信号输入端cyclel，周期采样单元的第三周期采样输出信号cycle2接充放电控制 单元的第三周期信号输入端 cycle2 ; 充放电控制单元的第一时钟输出信号clk_0Utl接相位频率探测单元的第一信号 输入端ref，充放电控制单元的第二时钟输出信号clk_out2接相位频率探测单元的第二信 号输入端var ; 相位频率探测单兀输出充电信号U和放电信号D ; 由时钟产生单元产生的时钟信号分别自动启动周期采样单元和充放电控制单元， 从而在充放电控制单元的输出端输出具有不同延时的提前或滞后信号，以此作为相位频率 探测单元的输入来产生交替的充放电信号，用于对锁相环灾难性故障进行检测。 所述时钟产生单元包括两部分： 第一部分，产生三分频时钟输出信号CLK1 :包括第一触发器DFF1、第二触发器 DFF2和第三触发器DFF3,参考信号同时接第一触发器DFF1、第二触发器DFF2和第三触发器 DFF3的时钟输入端，输入电源电压Vdd同时接第一触发器DFF1、第二触发器DFF2和第三触 发器DFF3的复位输入端；第一触发器DFF1的D1输入端接第三触发器DFF3的/Q3输出端， 第一触发器DFF1的Q1输出端接第二触发器DFF2的D2输入端，第一触发器DFF1的/Q1输 出端悬空；第二触发器DFF2的Q2输出端接第三触发器DFF3的D3输入端，第二触发器DFF2 的/Q2输出端悬空；第三触发器DFF3的Q3输出端输出三分频时钟输出信号CLK1 ; 第二部分，产生六分频时钟输出信号CLK2 :包括第四触发器DFF4、第五触发器 DFF5、第六触发器DFF6、第七触发器DFF7、第八触发器DFF8和第九触发器DFF9,参考信号 同时接第四触发器DFF4、第五触发器DFF5、第六触发器DFF6、第七触发器DFF7、第八触发器 DFF8和第九触发器DFF9时钟输入端，输入电源电压Vdd同时接第四触发器DFF4、第五触发 器DFF5、第六触发器DFF6、第七触发器DFF7、第八触发器DFF8和第九触发器DFF9的复位 输入端；第四触发器DFF4的D4输入端接第九触发器DFF9的/Q9输出端，第四触发器DFF4 的Q4输出端接第五触发器DFF5的D5输入端，第四触发器DFF4的/Q4输出端悬空；第五触 发器DFF5的Q5输出端接第六触发器DFF6的D6输入端，第五触发器DFF5的/Q5输出端悬 空；第六触发器DFF6的Q6输出端接第七触发器DFF7的D7输入端，第六触发器DFF6的/ Q6输出端悬空；第七触发器DFF7的Q7输出端接第八触发器DFF8的D8输入端，第七触发器 DFF7的/Q7输出端悬空；第八触发器DFF8的Q8输出端接第九触发器DFF9的D9输入端， 第八触发器DFF8的/Q8输出端悬空；第9触发器DFF9的Q9输出端输出六分频时钟输出信 号 CLK2。 所述周期采样单元包括第十触发器DFF10、第十一触发器DFF11和第十二触发器 DFF12,参考信号同时接第十触发器DFF10、第i^一触发器DFF11和第十二触发器DFF12的时 钟输入端，三分频时钟输出信号CLK1同时接第十触发器DFF10、第i^一触发器DFF11和第 十二触发器DFF12的复位输入端；第十触发器DFF10的D10输入端接输入电源电压Vdd，第 十触发器DFF10的Q10输出端接第i^一触发器DFF11的D11输入端，同时第十触发器DFF1本文档来自技高网...

【技术保护点】
一种用于锁相环片上灾难性故障检测的鉴频鉴相器，其特征在于：将参考信号和测试信号之间的时间差转换为数字信号输出并能自动对锁相环进行充放电测试，具体包括时钟产生单元、周期采样单元、充放电控制单元和相位频率探测单元：参考信号同时接时钟产生单元的时钟输入端CLK、周期采样单元的时钟输入端CLK和充放电控制单元的参考时钟输入端clk_ref，测试信号接充放电控制单元的测试信号输入端clk_test，开始信号接充放电控制单元的测试控制输入端test；时钟产生单元的三分频时钟输出信号CLK1接周期采样单元的复位端！CLR，时钟产生单元的六分频时钟输出信号CLK2接充放电控制单元的控制信号输入端control；周期采样单元的第一周期采样输出信号cycle0接充放电控制单元的第一周期信号输入端cycle0，周期采样单元的第二周期采样输出信号cycle1接充放电控制单元的第二周期信号输入端cycle1，周期采样单元的第三周期采样输出信号cycle2接充放电控制单元的第三周期信号输入端cycle2；充放电控制单元的第一时钟输出信号clk_out1接相位频率探测单元的第一信号输入端ref，充放电控制单元的第二时钟输出信号clk_out2接相位频率探测单元的第二信号输入端var；相位频率探测单元输出充电信号U和放电信号D；由时钟产生单元产生的时钟信号分别自动启动周期采样单元和充放电控制单元，从而在充放电控制单元的输出端输出具有不同延时的提前或滞后信号，以此作为相位频率探测单元的输入来产生交替的充放电信号，用于对锁相环灾难性故障进行检测。...

【技术特征摘要】
1. 一种用于锁相环片上灾难性故障检测的鉴频鉴相器，其特征在于：将参考信号和测 试信号之间的时间差转换为数字信号输出并能自动对锁相环进行充放电测试，具体包括时 钟产生单元、周期采样单元、充放电控制单元和相位频率探测单元： 参考信号同时接时钟产生单元的时钟输入端CLK、周期采样单元的时钟输入端CLK和 充放电控制单元的参考时钟输入端clk_ref，测试信号接充放电控制单元的测试信号输入 端clk_test，开始信号接充放电控制单元的测试控制输入端test ; 时钟产生单元的三分频时钟输出信号CLK1接周期采样单元的复位端！ CLR，时钟产生 单元的六分频时钟输出信号CLK2接充放电控制单元的控制信号输入端control ; 周期采样单元的第一周期采样输出信号cycleO接充放电控制单元的第一周期信号输 入端cycleO,周期采样单元的第二周期采样输出信号cyclel接充放电控制单元的第二周 期信号输入端cyclel，周期采样单元的第三周期采样输出信号cycle2接充放电控制单元 的第三周期信号输入端cycle2 ; 充放电控制单元的第一时钟输出信号clk_outl接相位频率探测单元的第一信号输入 端ref，充放电控制单元的第二时钟输出信号clk_out2接相位频率探测单元的第二信号输 入端var ; 相位频率探测单元输出充电信号U和放电信号D ; 由时钟产生单元产生的时钟信号分别自动启动周期采样单元和充放电控制单元，从而 在充放电控制单元的输出端输出具有不同延时的提前或滞后信号，以此作为相位频率探测 单元的输入来产生交替的充放电信号，用于对锁相环灾难性故障进行检测。2. 根据权利要求1所述的用于锁相环片上灾难性故障检测的鉴频鉴相器，其特征在 于：所述时钟产生单元包括两部分： 第一部分，产生三分频时钟输出信号CLK1 :包括第一触发器DFF1、第二触发器DFF2和 第三触发器DFF3,参考信号同时接第一触发器DFF1、第二触发器DFF2和第三触发器DFF3 的时钟输入端，输入电源电压Vdd同时接第一触发器DFF1、第二触发器DFF2和第三触发器 DFF3的复位输入端；第一触发器DFF1的D1输入端接第三触发器DFF3的/Q3输出端，第一 触发器DFF1的Q1输出端接第二触发器DFF2的D2输入端，第一触发器DFF1的/Q1输出端 悬空；第二触发器DFF2的Q2输出端接第三触发器DFF3的D3输入端，第二触发器DFF2的 /Q2输出端悬空；第三触发器DFF3的Q3输出端输出三分频时钟输出信号CLK1 ; 第二部分，产生六分频时钟输出信号CLK2 :包括第四触发器DFF4、第五触发器DFF5、 第六触发器DFF6、第七触发器DFF7、第八触发器DFF8和第九触发器DFF9,参考信号同时接 第四触发器DFF4、第五触发器DFF5、第六触发器DFF6、第七触发器DFF7、第八触发器DFF8 和第九触发器DFF9时钟输入端，输入电源电压Vdd同时接第四触发器DFF4、第五触发器 DFF5、第六触发器DFF6、第七触发器DFF7、第八触发器DFF8和第九触发器DFF9的复位输入 端；第四触发器DFF4的D4输入端接第九触发器DFF9的/Q9输出端，第四触发器DFF4的Q4 输出端接第五触发器DFF5的D5输入端，第四触发器DFF4的/Q4输出端悬空；第五触发器 DFF5的Q5输出端接第六触发器DFF6的D6输入端，第五触发器DFF5的/Q5输出端悬空；第 六触发器DFF6的Q6输出端接第七触发器DFF7的D7输入端，第六触发器DFF6的/Q6输出 端悬空；第七触发器DF...

【专利技术属性】
技术研发人员：吴建辉，閤兰花，黄成，李红，陈超，田茜，
申请(专利权)人：东南大学，
类型：发明
国别省市：江苏;32