可再构成的半导体装置的配置配线方法、其程序及配置配线装置制造方法及图纸

本发明专利技术的课题在于提高可再构成的半导体装置的配置配线效率。为了对半导体装置进行配置配线，而基于电路构成的电路描述生成接线对照表，从接线对照表提取应扫描化的顺序电路集合，从应扫描化的顺序电路集合生成写入至存储胞单元的第一集合的第一真值表集合，并从接线对照表的组合逻辑电路集合生成写入至存储胞单元的第二集合的第二真值表集合；所述半导体装置包含构成阵列且相互连接的多个存储胞单元，存储胞单元如果要写入以将由多个地址所特定的输入值的逻辑运算输出至数据线的方式构成的真值表数据，那么作为逻辑要素而动作，或者，如果要写入以将由某地址所特定的输入值输出至连接于其他存储胞单元的地址的数据线的方式构成的真值表数据，那么作为连接要素而动作。

【技术实现步骤摘要】
【国外来华专利技术】可再构成的半导体装置的配置配线方法及配置配线装置
本专利技术涉及一种可再构成的半导体装置的配置配线方法、其程序及配置配线装置。
技术介绍
业界广泛使用FPGA(Field-ProgrammableGateArray，现场可编程门阵列)等可切换电路构成的PLD(ProgrammableLogicDevice，可编程逻辑器件)。申请人或专利技术者开发以存储胞单元实现电路构成的“MPLD(Memory-basedProgrammableLogicDevice，基于存储器的可编程逻辑器件)”(注册商标)。MPLD例如示于下述专利文献1。MPLD将称为MLUT(MultiLook-Up-Table，多重查找表)的存储阵列相互连接。MLUT存储真值数据而构成配线要素及逻辑要素。MPLD通过将该MLUT阵列状地排列并相互连接而实现与FPGA大致相同的功能。另外，MPLD是通过将MLUT用作逻辑要素及配线要素的两者而使逻辑区域及配线区域具有柔软性的装置，与在存储胞单元间的连接中具有专用的切换电路的FPGA不同。对关于FPGA的最佳配置、配线方法已进行了研究(专利文献2)。在MPLD的配置配线的情况下，MLUT作为逻辑要素及/或连接要素而动作，所以对MLUT的真值表数据的写入意味着逻辑动作的配置及/或MLUT间的配线。因此，用以写入至MLUT的真值表数据的生成相当于MPLD的“配置、配线”，但并未揭示关于MPLD的最佳配置、配线方法。[
技术介绍
文献][专利文献][专利文献1]日本专利特开2010-239325号公报[专利文献2]日本专利特开平8-87537号公报
技术实现思路
[专利技术要解决的问题]MPLD是以相同MLUT实现配线要素及逻辑要素，因此，通过在构成电路时对逻辑胞的配置进行研究，可减少用作配线要素的MLUT数量。也就是说，由于用作逻辑要素的MLUT数量增加，所以能以更小规模的MPLD实现所需的功能。然而，MPLD是以相同存储胞单元也就是MLUT实现配线要素及逻辑要素，因此，无法使用通过逻辑与配线不同的电路单元而实现的FPGA的配置配线工具的运算法。由于此种状况，需要面向MPLD的配置配线方法。本实施方式的配置配线方法的目的在于对包含存储胞单元的可再构成的半导体装置，减少配线逻辑所使用的存储胞单元的数量而提高配置配线效率。[解决问题的技术手段]解决所述课题的形态由以下项目表示。1.一种可再构成的半导体装置的配置配线方法，其特征在于：所述半导体装置包含构成阵列并且相互连接的多个存储胞单元，所述存储胞单元如果要写入以将由多个地址所特定的输入值的逻辑运算输出至数据线的方式而构成的真值表数据，那么作为逻辑要素而动作，及/或如果要写入以将由某地址所特定的输入值输出至连接于其他存储胞单元的地址的数据线的方式而构成的真值表数据，那么作为连接要素而动作；基于描述着电路构成的电路描述而生成接线对照表；从所述接线对照表提取应扫描化的顺序电路数据集；从所述应扫描化的顺序电路数据集，生成用以写入至所述多个存储胞单元中第一集合的第一真值表数据集；并从所述接线对照表的组合逻辑电路数据集，生成用以写入至所述多个存储胞单元中第二集合的第二真值表数据集。2.根据项目1所述的配置配线方法，其模拟使被分配所述第一真值表数据集的存储胞单元同步于时钟的执行，及/或模拟使所述多个第二真值表数据集不同步于时钟的执行，而评估所述半导体装置是否实现特定的动作速度。3.根据项目1或2所述的配置配线方法，其中所述半导体装置在各存储胞单元的每一个中具有地址解码器，该地址解码器对从N条(N为2以上的整数)地址线输入的地址进行解码而将字符选择信号输出至字线；所述存储胞单元具有多个存储元件，这些多个存储元件连接于所述字线及数据线，分别存储构成真值表的数据，并通过从所述字线输入的所述字符选择信号而对所述数据线输入输出所述数据；且所述存储胞单元的N条地址线分别连接于所述存储胞单元的其他N个存储胞单元的数据线。4.一种配置配线装置，其特征在于：其是进行可再构成的半导体装置的配置配线者，且所述半导体装置包含构成阵列的多个存储胞单元，所述存储胞单元如果要写入以将由多个地址所特定的输入值的逻辑运算输出至数据线的方式而构成的真值表数据，那么作为逻辑要素而动作，及/或如果要写入以将由某地址所特定的输入值输出至连接于其他存储胞单元的地址的数据线的方式而构成的真值表数据，那么作为连接要素而动作；所述配置配线装置包含处理器；所述处理器：基于描述着电路构成的电路描述而生成接线对照表；从所述接线对照表，提取应扫描化的顺序电路数据集；从所述应扫描化的顺序电路数据集，生成用以写入至所述多个存储胞单元中第一集合的第一真值表数据集；并从所述接线对照表的组合逻辑电路数据集，生成用以写入至所述多个存储胞单元中第二集合的第二真值表数据集。5.根据项目4所述的配置配线装置，其中所述处理器是以如下方式构成：模拟使被分配所述第一真值表数据集的存储胞单元同步于时钟的执行，及/或模拟使所述多个第二真值表数据集不同步于时钟的执行，而评估所述半导体装置是否实现特定的动作速度。6.一种程序，其特征在于：其是用以将可再构成的半导体装置进行配置配线者，所述半导体装置包含构成阵列的多个存储胞单元，所述存储胞单元如果要写入以将由多个地址所特定的输入值的逻辑运算输出至数据线的方式而构成的真值表数据，那么作为逻辑要素而动作，及/或如果要写入以将由某地址所特定的输入值输出至连接于其他存储胞单元的地址的数据线的方式而构成的真值表数据，那么作为连接要素而动作；且使处理器执行以下处理：基于描述着电路构成的电路描述而生成接线对照表；从所述接线对照表，提取应扫描化的顺序电路数据集；从所述应扫描化的顺序电路数据集，生成用以写入至所述多个存储胞单元中第一集合的第一真值表数据集；及从所述接线对照表的组合逻辑电路数据集，生成用以写入至所述多个存储胞单元中第二集合的第二真值表数据集。7.根据项目6所述的程序，其使处理器执行如下处理：模拟使被分配所述第一真值表数据集的存储胞单元同步于时钟的执行，及/或模拟使所述多个第二真值表数据集不同步于时钟的执行，而评估所述半导体装置是否实现特定的动作速度。8.根据项目6或7所述的程序，其中所述半导体装置在各存储胞单元的每一个中具有地址解码器，该地址解码器对从N条(N为2以上的整数)地址线输入的地址进行解码而将字符选择信号输出至字线；所述存储胞单元具有多个存储元件，这些多个存储元件连接于所述字线及数据线，分别存储构成真值表的数据，并通过从所述字线输入的所述字符选择信号而对所述数据线输入输出所述数据；且所述存储胞单元的N条地址线分别连接于所述存储胞单元的其他N个存储胞单元的数据线。[专利技术的效果]本实施方式的配置配线方法可对包含存储胞单元的可再构成的半导体装置，减少配线逻辑所使用的存储胞单元的数量，从而提高配置配线效率。附图说明图1是可同步/非同步切换的MLUT的第一例。图2是表示MLUT的第一例的图。图3是存储元件的详细例。图4是地址解码器的详细例。图5是表示MLUT的详细例的图。图6是表示预充电电路的详细例的图。图7A是ATD电路的详细例。图7B是在ATD电路中流通的信号的时序图。图8是可同步/非同步切换的MLUT的第二例。本文档来自技高网...

【技术保护点】
一种可再构成的半导体装置的配置配线方法，其特征在于：所述半导体装置包含构成阵列并且相互连接的多个存储胞单元，所述存储胞单元如果要写入以将由多个地址所特定的输入值的逻辑运算输出至数据线的方式构成的真值表数据，那么作为逻辑要素而动作，及/或如果要写入以将由某地址所特定的输入值输出至连接于其他存储胞单元的地址的数据线的方式构成的真值表数据，那么作为连接要素而动作；基于描述着电路构成的电路描述而生成接线对照表；从所述接线对照表提取应扫描化的顺序电路数据集；从所述应扫描化的顺序电路数据集，生成用以写入至所述多个存储胞单元中第一集合的第一真值表数据集；且从所述接线对照表的组合逻辑电路数据集，生成用以写入至所述多个存储胞单元中第二集合的第二真值表数据集。

【技术特征摘要】
【国外来华专利技术】2012.04.09 JP 2012-0888641.一种可再构成的半导体装置的配置配线方法，其特征在于：所述半导体装置包含构成阵列并且相互连接的多个存储胞单元，所述存储胞单元如果要写入以将由多个地址所特定的输入值的逻辑运算输出至数据线的方式构成的真值表数据，那么作为逻辑要素而动作，及/或如果要写入以将由某地址所特定的输入值输出至连接于其他存储胞单元的地址的数据线的方式构成的真值表数据，那么作为连接要素而动作；基于描述着电路构成的电路描述而生成接线对照表；从所述接线对照表提取应扫描化的顺序电路数据集；从所述应扫描化的顺序电路数据集，生成用以写入至所述多个存储胞单元中第一集合的第一真值表数据集；且从所述接线对照表的组合逻辑电路数据集，生成用以写入至所述多个存储胞单元中第二集合的第二真值表数据集；模拟使被分配所述第一真值表数据集的存储胞单元同步于时钟的执行，及/或模拟使所述多个第二真值表数据集不同步于时钟的执行，而评估所述半导体装置是否实现特定的动作速度。2.根据权利要求1所述的配置配线方法，其中所述半导体装置在各存储胞单元的每一个中具有地址解码器，该地址解码器对从N条(N为2以上的整数)地址线输入的地址进行解码而将字符选择信号输出至字线；所述存储胞单元具有...

【专利技术属性】
技术研发人员：佐藤正幸，
申请(专利权)人：太阳诱电株式会社，
类型：发明
国别省市：日本;JP