采用用于结势垒阵列的元件的凹处的肖特基二极管制造技术

本公开一般地涉及一种肖特基二极管，所述肖特基二极管具有衬底、在所述衬底之上所提供的漂移层和在所述衬底的活性区域之上所提供的肖特基层。结势垒阵列被提供在正好在所述肖特基层下方的漂移层中。所述结势垒阵列的元件通常是漂移层中的掺杂区域。为了增大这些掺杂区域的深度，单独凹处可以被形成在其中将形成所述结势垒阵列的元件的漂移层的表面中。一旦所述凹处被形成在所述漂移层中，在所述凹处附近和底部处的区域被掺杂以形成所述结势垒阵列的相应元件。

【技术实现步骤摘要】
【国外来华专利技术】采用用于结势垒阵列的元件的凹处的肖特基二极管对相关申请的交叉引用本申请与同此同时提交的题为“SCHOTTKYDIODE”的美国技术专利申请号相关；并且与同此同时提交的题为“EDGETERMINATIONSTRUCTUREEMPLOYINGRECESSESFOREDGETERMINATIONELEMENTS”的美国技术专利申请号相关，其公开通过引用以其全部被结合于此。
本公开涉及半导体设备。
技术介绍
肖特基二极管利用金属-半导体结，其提供肖特基势垒并且被创建在金属层和掺杂的半导体层之间。对于具有N型半导体层的肖特基二极管，金属层充当正极，并且N型半导体层充当负极。通常，肖特基二极管通过容易地在正向偏置方向上通过电流和在反向偏置方向上阻断电流而像传统p-n二极管一样起作用。在金属-半导体结处所提供的肖特基势垒提供优于p-n二极管的两个独特优点。首先，所述肖特基势垒与较低势垒高度相关联，所述较低势垒高度与较低正向电压降相互关联。因而，需要较小的正向电压来导通设备以及允许电流在正向偏置方向上流动。其次，所述肖特基势垒通常具有比可比的p-n二极管更小的电容。所述更低电容转化成比p-n二极管更高的开关速度。肖特基二极管是多数载流子设备并且不显出导致开关损耗的少数载流子行为。不幸地，肖特基二极管传统上一直遭受相对低的反向偏置额定电压和高反向偏置漏电流。近年来，北卡罗莱纳、达勒姆的Cree公司已经引入一系列由碳化硅衬底和外延层所形成的肖特基二极管。这些设备已经并且继续通过增大反向偏置额定电压、降低反向偏置漏电流和增大正向偏置电流操控来推进本领域的发展状况。然而，仍然有进一步改进肖特基设备性能以及减少这些设备的成本的需要。
技术实现思路
本公开一般地涉及一种肖特基二极管，其具有衬底、在所述衬底之上所提供的漂移层和在所述衬底的活性区域之上所提供的肖特基层。结势垒阵列被提供在正好在所述肖特基层下方的漂移层中。所述结势垒阵列的元件通常是所述漂移层中的掺杂区域。为了增大这些掺杂区域的深度，单独凹处可以被形成在其中将形成所述结势垒阵列的元件的漂移层的表面中。一旦所述凹处被形成在所述漂移层中，则在所述凹处附近和底部处的区域被掺杂以形成所述结势垒阵列的相应元件。用于肖特基层的金属和用于漂移层的半导体材料可以被选择以在所述漂移层和所述肖特基层之间提供低势垒高度的肖特基结。在一个实施例中，所述肖特基层由钽（Ta）形成并且所述漂移层由碳化硅形成。因而，所述肖特基结的势垒高度可以小于0.9电子伏特。其它材料也适合于形成所述肖特基层和所述漂移层。在另一个实施例中，所述漂移层具有与所述活性区域相关联的第一表面并且提供边缘终端区域。所述边缘终端区域与所述活性区域基本上横向相邻，并且在某些实施例中可以完全或基本上围绕所述活性区域。所述漂移层掺杂有第一电导率类型的掺杂材料，并且所述边缘终端区域可以包括从所述第一表面延到所述漂移层中的边缘终端凹处。诸如若干同心保护环的边缘终端结构可以被形成在所述边缘终端凹处的底面中。掺杂井（dopedwell）可以被形成在所述边缘终端凹处的底部处的漂移层中。在另一个实施例中，由于包括漂移层和肖特基层的上部外延结构被形成在衬底的顶面上，所以所述衬底是相对厚的。在形成所有或至少一部分上部外延结构之后，衬底的底部被移除以有效地使所述衬底“变薄”。因而，作为结果的肖特基二极管具有变薄的衬底，其中在所述变薄衬底的底部上可以形成负极接触。在所述肖特基层之上形成正极接触。如同结势垒阵列的元件一样，凹处可以被提供在正好在所述保护环下方的漂移层中。台面保护环可以被提供在所有或一部分活性区域附近的漂移层中。所述台面保护环和所述保护环的元件通常是所述漂移层中的掺杂区域。为了增大这些掺杂区域的深度，单独凹处可以被形成在其中将形成所述台面保护环、保护环和结势垒阵列的元件的漂移层的表面中。一旦所述凹处被形成在所述漂移层中，则在所述凹处附近和底部处的区域被掺杂以形成所述台面保护环、保护环和结势垒阵列的相应元件。附图说明被结合在本说明书中并且形成本说明书的一部分的附图，并且与用来解释本公开的原理的描述一起说明本公开的若干方面。图1是根据本公开的一个实施例的肖特基二极管的横截面视图。图2是根据本公开的一个实施例的没有肖特基层和正极接触的肖特基二极管的顶视图。图3是根据本公开的第二实施例的没有肖特基层和正极接触的肖特基二极管的顶视图。图4是根据本公开的第三实施例的没有肖特基层和正极接触的肖特基二极管的顶视图。图5是根据本公开的第四实施例的没有肖特基层和正极接触的肖特基二极管的顶视图。图6是根据本公开的一个实施例的具有均匀JB阵列的肖特基二极管的部分横截面视图。图7是根据本公开的另一个实施例的具有非均匀JB阵列的肖特基二极管的部分横截面视图。图8是根据本公开的一个实施例的为了JB元件、保护环和台面保护环中的每一个而在漂移层中采用凹处的肖特基二级管的部分横截面视图。图9是根据本公开的另一个实施例的为了JB元件、保护环和台面保护环中的每一个而在漂移层中采用凹处的肖特基二级管的部分横截面视图。图10直至25说明用于制造根据在图1中所说明的实施例的肖特基二极管的选择处理步骤。具体实施方式以下所阐明的实施例表示使得本领域技术人员能够实行本公开的必要信息并且说明实行本公开的最佳方式。在鉴于附图来阅读以下描述时，本领域技术人员将理解本公开的概念并且将认识到没有在此处特别提出的这些概念的应用。应当被理解的是，这些概念和应用落在本公开和所附权利要求的范围内。将被理解的是，当诸如层、区域或衬底的元件被称作“在另一个元件上”或延伸“到另一个元件上”时，其可以是直接在所述另一个元件上或直接延伸到所述另一个元件上或也可以存在中间元件。相反地，当元件被称作“直接在另一个元件上”或“直接延伸到另一个元件上”时，不存在中间元件。也将被理解的是，当元件被称作被“连接”或“耦合”到另一个元件时，其可以被直接连接或耦合到所述另一个元件或可以存在中间元件。相反地，当元件被称作被“直接连接”或“直接耦合”到另一个元件时，不存在中间元件。在此处可以使用诸如“下方”或“上方”或“上部”或“下部”或“水平”或“竖直”之类的相对术语，用以描述如在图中所说明的一个元件、层或区域与另一个元件、层或区域的关系。将被理解的是，这些术语和以上所讨论的那些术语意图包括除在图中所描绘的定向之外的不同的设备定向。最初，与图1相关联地提供示范性肖特基二极管10的总体结构的概观。接着所述结构概观的是肖特基二极管10的各种结构和功能方面的细节以及用于制备图1的肖特基二极管10的示范性过程。特别地，此处所描述的实施例将各种半导体层或其中的元件参考为掺杂有N型或P型掺杂材料。掺杂有N型或P型材料指示所述层或元件分别具有N型或P型电导率。N型材料具有带负电荷的电子的多数平衡浓度，并且P型材料具有带正电荷的空穴的多数平衡浓度。用于各种层或元件的掺杂浓度可以被定义为是轻、正常或重掺杂。这些术语是相对术语，其意图将用于一个层或元件的掺杂浓度与另一个层或元件联系起来。此外，以下描述集中讨论在肖特基二极管中所使用的N型衬底和漂移层；然而，此处所提供的概念同等地适用于具有P型衬底和漂移层的肖特基二极管。因而，用于所公开的实施本文档来自技高网...

【技术保护点】
一种半导体设备，包括具有第一表面的漂移层，所述第一表面具有活性区域和多个结势垒元件凹处，其中所述漂移层掺杂有第一电导率类型的掺杂材料；在所述第一表面的活性区域上的用以形成肖特基结的肖特基层；和多个第一掺杂区域，其延伸到在所述多个结势垒元件凹处中对应多个的附近的漂移层中，并且在所述肖特基结下方的漂移层中形成结势垒元件的阵列，其中所述多个第一掺杂区域掺杂有第二电导率类型的掺杂材料，所述第二电导率类型与所述第一电导率类型相对。

【技术特征摘要】
【国外来华专利技术】2011.09.11 US 13/2297521.一种半导体设备，包括具有第一表面的漂移层，所述第一表面具有活性区域和多个结势垒元件凹处，所述漂移层掺杂有第一电导率类型的掺杂材料并且与边缘终端区域相关联，所述边缘终端区域与所述活性区域基本上横向相邻并且包括边缘终端结构，其中所述边缘终端区域具有从所述第一表面延伸到所述漂移层中的边缘终端凹处并且所述边缘终端结构包括在所述边缘终端凹处中所形成的多个保护环；在所述第一表面的活性区域之上的用以形成肖特基结的肖特基层；和多个第一掺杂区域，其延伸到在所述多个结势垒元件凹处中对应多个的附近的漂移层中，并且在所述肖特基结下方的漂移层中形成结势垒元件的阵列，其中所述多个第一掺杂区域掺杂有第二电导率类型的掺杂材料，所述第二电导率类型与所述第一电导率类型相对。2.根据权利要求1所述的半导体设备，其中所述多个结势垒元件凹处中的每一个具有底部和至少一个侧部，并且所述多个第一掺杂区域中的每一个延伸到在所述多个结势垒元件凹处中对应一个的所述底部和至少一个侧部附近的漂移层中。3.根据权利要求1所述的半导体设备，其中所述结势垒元件阵列中的结势垒元件在所述漂移层内与彼此分离。4.根据权利要求1所述的半导体设备，其中所述多个结势垒元件凹处中至少之一的深度至少是0.1微米。5.根据权利要求4所述的半导体设备，其中所述多个结势垒元件凹处中至少之一的宽度至少是0.5微米。6.根据权利要求1所述的半导体设备，其中所述多个结势垒元件凹处中至少之一的宽度至少是0.5微米。7.根据权利要求1所述的半导体设备，其中所述边缘终端结构包括多个保护环，并且所述漂移层的第一表面包括多个保护环凹处，使得所述多个保护环中至少一些是延伸到在所述多个保护环凹处中对应多个的附近的漂移层中的第二掺杂区域，并且所述第二掺杂区域掺杂有第二电导率类型的掺杂材料。8.根据权利要求7所述的半导体设备，其中所述多个保护环中的保护环在所述漂移层内与彼此分离。9.根据权利要求7所述的半导体设备，其中所述多个保护环被形成在所述边缘终端凹处的底面中。10.根据权利要求9所述的半导体设备，其中所述边缘终端凹处的底面包括多个保护环凹处，使得所述多个保护环中的至少一些是延伸到在所述多个保护环凹处中对应多个的附近的漂移层中的第二掺杂区域，并且所述第二掺杂区域掺杂有第二电导率类型的掺杂材料。11.根据权利要求10所述的半导体设备，其中所述边缘终端凹处和所述多个保护环基本上在所述活性区域附近延伸。12.根据权利要求9所述的半导体设备，其中在所述边缘终端凹处的底面下方的漂移层中形成凹井，并且所述凹井掺杂有第二电导率类型的掺杂材料。13.根据权利要求9所述的半导体设备，其中所述活性区域被提供在所述漂移层中的台面上，并且此外包括基本上在所述肖特基层附近延伸的台面保护环，使得所述台面保护环居于...

【专利技术属性】
技术研发人员：JP亨宁，Q张，SH刘，AK阿加瓦尔，JW帕尔莫尔，S艾伦，
申请(专利权)人：科锐，
类型：发明
国别省市：美国;US