肖特基垫垒二极管及其制造方法技术

本发明专利技术涉及肖特基垫垒二极管及其制造方法。一种肖特基势垒二极管，可以包括配置在n+型碳化硅衬底的第一表面上的第一n-型外延层，配置在第一n-型外延层中的第一p+区，配置在第一n-型外延层和第一p+区上的第二n型外延层，配置在第二n型外延层中的第二p+区，配置在第二n型外延层和第二p+区上的肖特基电极，以及配置在n+型碳化硅衬底的第二表面上的欧姆电极，其中第一p+区和第二p+区可以彼此接触。

【技术实现步骤摘要】
【专利摘要】本专利技术涉及。一种肖特基势垒二极管，可以包括配置在n+型碳化硅衬底的第一表面上的第一n-型外延层，配置在第一n-型外延层中的第一p+区，配置在第一n-型外延层和第一p+区上的第二n型外延层，配置在第二n型外延层中的第二p+区，配置在第二n型外延层和第二p+区上的肖特基电极，以及配置在n+型碳化硅衬底的第二表面上的欧姆电极，其中第一p+区和第二p+区可以彼此接触。【专利说明】相关申请的交叉引用本申请要求2012年9月14日提交的韩国专利申请第10-2012-0101967号的优先权，该申请的全部内容结合于此用于通过该引用的所有目的。
本专利技术涉及一种包括碳化硅(SiC)的肖特基势垒二极管，及其制造方法。
技术介绍
肖特基势垒二极管(SBD)使用肖特基结，肖特基结为金属与半导体的连接，而不像一般的PN二极管使用PN结，肖特基势垒二极管显示出高速的开关特性，并且具有导通电压比PN 二极管的导通电压低的特性。在一般的肖特基势垒二极管中，结势垒肖特基(JBS)结构通过使得在施加反向电压时扩散的PN 二极管耗尽层重叠而应用于阻挡漏电流和提高击穿电压，在结势垒肖特基结构中，P+区形成在肖特基结部分的低端，以改进降低漏电流的特性。然而，由于p+区存在于肖特基结部分，存在的问题是，作为前向电流路径的肖特基电极与n-漂移层的接触面积减小以提高电阻值，并且肖特基势垒二极管的导通电阻增力口。另外，由于P+区浮动，阻挡漏电流的耗尽层宽度并不大，因而P+区之间的间隔变小的过程中存在着困难。公开于该专利技术
技术介绍
部分的信息仅仅旨在加深对本专利技术的一般【背景技术】的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域技术人员所公知的现有技术。
技术实现思路
本专利技术的各个方面致力于最大化肖特基结的面积以降低前向电压施加于肖特基势垒二极管时的导通电阻。在本专利技术的示例性实施方案中，肖特基势垒二极管可以包括配置在n+型碳化硅衬底的第一表面上的n-型外延层，配置在n-型外延层中的第一 p+区，配置在n-型外延层与第一 P+区上的n型外延层，配置在n型外延层中的第二 p+区，配置在n型外延层和第二P+区上的肖特基电极，以及配置在n+型碳化硅衬底的第二表面上的欧姆电极，其中第一 P+区与第二 P+区彼此接触。第一 P+区可以在n-型外延层的表面上形成为晶格形状。第二 p+区可以包围n型外延层的边缘形成为四边形形状。在本专利技术的另一方面，一种肖特基势垒二极管的制造方法可以包括在n+型碳化硅衬底的第一表面上形成n-型外延层，注入p+离子进入n-型外延层的表面以形成第一 p+区，在n-型外延层和p+区上形成n型外延层，注入n+离子进入n型外延层的表面以形成第二 P+区，在n型外延层和第二 p+区上形成肖特基电极，以及在n+型碳化硅衬底的第二表面上形成欧姆电极，其中第一 P+区和第二 P+区彼此接触。第一 p+区可以在n-型外延层的表面上形成为晶格形状。第二 p+区可以包围n型外延层的边缘形成为四边形形状。如上所述，根据本专利技术的示例性实施方案，有可能最大化肖特基结的面积，因此降低施加前向电压时的导通电阻。通过纳入本文的附图以及随后与附图一起用于说明本专利技术的某些原理的【具体实施方式】，本专利技术的方法和装置所具有的其他特征和优点将更为具体地变得清楚或得以阐明。【专利附图】【附图说明】图1为根据本专利技术的示例性实施方案的肖特基势垒二极管的截面图。图2为图1中的n-型外延层的俯视图。图3为图1中的n型外延层的俯视图。图4到图7为依次显示根据本专利技术的示例性实施方案的肖特基势垒二极管的制造方法的图。应当了解，附图并不必须是按比例绘制的，其示出了某种程度上经过简化了的本专利技术的基本原理的各个特性。在此所公开的本专利技术的特定的设计特征，包括例如特定的尺寸、方向、位置和外形，将部分地由特定目的应用和使用环境外所确定。在这些附图中，在贯穿附图的多幅图形中，附图标记指代本专利技术的相同或等效的部分。【具体实施方式】现在将具体参考本专利技术的各个实施方案，在附图中和以下的描述中示出这些实施方案的实例。虽然本专利技术与示例性实施方案相结合进行描述，但应当了解，本说明书并非旨在将本专利技术限制为那些示例性实施方案。相反，本专利技术旨在不但覆盖这些示例性实施方案，而且覆盖可以被包括在由所附权利要求所限定的本专利技术的精神和范围之内的各种替换、修改、等效形式以及其它实施方案。本专利技术的示例性实施方案将参考附图进行详细描述。但是，本专利技术并不限制为在此描述的示例性实施方案，而是可以实施为其它形式。提供在此公开的示例性实施方案，使得公开的内容可以是透彻和完整的，并且使本专利技术的精神可以被本领域技术人员充分地理解。在图中，层和区的厚度为了清晰起见而被放大。另外，在提到层出现在其它层或者衬底“上”的情况，则该层可以直接形成在其它层上或者衬底上，或者第三层可以插入其间。在整个说明书中，同样的附图标记表示同样的组成元件。图1为根据本专利技术的示例性实施方案的肖特基势垒二极管的截面图，图2为图1中的n-型外延层的俯视图，以及图3为图1中的n型外延层的俯视图。参考图1到图3，在根据本示例性实施方案的肖特基势垒二极管中，n-型外延层200，n型外延层300，以及肖特基电极400依次层压在n+型碳化硅衬底100的第一表面上，并且欧姆电极500层压在n+型碳化硅衬底100的第二表面上。p+离子注入的第一 p+区210形成在n-型外延层200中，并且p+离子注入的第二P+区310形成在n型外延层300上。第一 p+区210在n-型外延层200上形成为晶格形状。第二 p+区310区包围n型外延层300的边缘形成为四边形形状，并且与第一 P+区210接触。如上所述，由于第一 p+区210和第二 p+区310彼此接触因而在电气上是连接的，当施加反向偏置时，第一 P+区210和n-型外延层200的结区被施加反向偏置，因此形成的耗尽层比已知方法中的宽，以大大地降低漏电流。此外，第一 p+区210可以形成在n-型外延层200的表面上，并且与第一 P+区210接触的第二 P+区310可以形成在n型外延层300的边缘，以增加肖特基结的面积，因而降低施加前向电压时的导通电阻。然后，参考图4到图7以及图1，根据本专利技术的示例性实施方案的半导体器件的制造方法将被详细描述。图4到图7为依次显示根据本专利技术的示例性实施方案的肖特基势垒二极管的制造方法的图。如图4所示，n+型碳化硅衬底100为准备好的，并且n_型外延层200通过外延生长形成在n+型碳化娃衬底100的第一表面上。然后，如图5所示，第一 P+区210通过注入p+离子进入n-型外延层200的表面部分而形成。第一 P+区210在n-型外延层200的表面上形成为晶格形状。接下来，如图6所示，n型外延层300通过外延生长形成在n_型外延层200和第一 p+ 区 210 上。然后，如图7所示，第二 P+区310通过注入p+离子进入n型外延层300的表面部分而形成。第二 P+区310包围n型外延层300的边缘形成为四边形形状。第二 p+区310与第一 P+区210接触。接下来，如图1所示，肖特基电极400形成在n型外延层300和第二 p+区310上，并且欧姆电极500形成在n+型碳化硅衬底100本文档来自技高网...

【技术保护点】
一种肖特基势垒二极管，包括：n‑型外延层，所述n‑型外延层配置在n+型碳化硅衬底的第一表面上；第一p+区，所述第一p+区配置在所述n‑型外延层中；n型外延层，所述n型外延层配置在所述n‑型外延层和所述第一p+区上；第二p+区，所述第二p+区配置在所述n型外延层中；肖特基电极，所述肖特基电极配置在所述n型外延层和所述第二p+区上；以及欧姆电极，所述欧姆电极配置在所述n+型碳化硅衬底的第二表面上，其中，所述第一p+区和所述第二p+区彼此接触。

【技术特征摘要】
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【专利技术属性】
技术研发人员：李钟锡，洪坰国，
申请(专利权)人：现代自动车株式会社，
类型：发明
国别省市：韩国;KR