SOI NMOS ESD器件及其制备方法技术

本发明专利技术提供了一种SOI NMOS ESD器件及其制备方法，通过在体硅区中位于沟道底部、且靠近并接触漏极区域侧边、远离源极区域和体硅区表面的位置形成ESD受主掺杂离子注入区，从而使得ESD受主掺杂离子注入区能够应用于SOI器件，此位置的ESD受主掺杂离子注入区可以引导ESD触发电流流经体硅区域，因体硅区域的深度范围比漏极区域更大，从而提高了静电释放效果，减小了漏极区域的击穿电压。

【技术实现步骤摘要】
SOI NMOS ESD器件及其制备方法
本专利技术涉及半导体
，特别涉及一种SOI NMOS ESD器件，以及制备该SOINMOS ESD器件的方法。
技术介绍
随着半导体器件技术不断进入亚微米、深亚微米，静电释放保护(ESD)器件可靠性变得越来越重要。为了克服LDD结构带来的静电释放保护(ESD)能力下降的问题，静电释放(ESD)离子注入(ESD implant)技术被用来提高NM0SESD器件的静电释放(ESD)保护能力，在漏极下方进行ESD受主掺杂离子注入，降低漏极击穿电压，可以提高NMOS ESD器件的静电保护能力。通常，ESD受主掺杂离子注入采用硼进行离子掺杂。硼是受主杂质，掺硼应用于NMOS ESD中。如图1所示，为现有的进行静电释放离子注入时所对应的衬底结构示意图，包括有一衬底101，在该衬底101上设置有栅极102、漏极103和源极104，然后，在漏极103处大面积注入ESD受主掺杂离子105，在漏极103区域下方的衬底中形成了 ESD受主掺杂离子注入区106，通过该ESD受主掺杂离子注入区106，可以降低漏极区域的击穿电压，同时，配合娃化物挡板(Salicide blocking, SAB)工艺,可以获得很好的效果。由于SOI (Silicon-On-1nsulator,绝缘衬底上的娃)器件具有全介质隔离以及比较薄的电流释放通道，则SOI器件电路的ESD防护问题是非常重要。然而，上述ESD受主掺杂离子注入工艺对于SOI NMOS ESD器件不适用。这是由于SOI器件漏极区域完全注入N+，在漏极区域下方没有进行ESD受主掺杂离子注入的空间，如图2所示，为现有的SOI NMOS器件的结构示意图，其中，00表示SOI衬底的底部硅层，200表示SOI衬底的中间介质层，201表示体娃区,202表示栅极,203表示漏极,204表示源极,可以看到,漏极203区域直接与其下方的中间介质层接触，使得ESD受主掺杂离子注入区不能形成于漏极203区域的下方，因此，在器件中形成ESD离子注入区的这种方法将不再适用于S0INM0S ESD器件中。因此，需要对现有技术进行改进，从而将利用ESD受主掺杂离子注入区来减低漏极击穿电压的这种方法应用于SOI NMOS ESD器件中。
技术实现思路
为了克服以上问题，本专利技术旨在将ESD受主掺杂离子注入区应用于SOI NMOS ESD器件中，从而达到利用ESD受主掺杂离子注入区降低漏极区域击穿电压、提高静电释放效果的目的。为了实现上述目的，本专利技术的技术方案如下:本专利技术提供了一种SOI NMOS ESD器件，包括:一 SOI衬底、在所述SOI衬底上具有体硅区、栅极、源极、和漏极，其特征在于，在所述体硅区内的沟道底部、且靠近并接触所述漏极区域的侧边的位置设置有ESD受主掺杂离子注入区；所述ESD受主掺杂离子注入区远离所述源极区域和所述体硅区表面。优选地，所述ESD受主掺杂离子注入区的长度不大于所述沟道长度的1/4?1/3。优选地，所述ESD受主掺杂离子注入区的高度不大于所述沟道高度的1/3?1/2。优选地，所述SOI NMOS ESD用于保护低压SOI CMOS器件，SOI GGNMOS器件，或者高压 SOI LDNMOS 器件。优选地，所述的ESD受主掺杂离子注入区为ESD硼离子掺杂注入区。本专利技术还提供了一种制备上述任意一项所述的SOI NMOS ESD器件的方法，其包括:在所述SOI衬底中的体硅区中进行P型阱区和所述沟道的离子掺杂工艺；采用ESD离子注入掩膜版，向所述沟道底部注入受主掺杂离子，形成ESD受主掺杂离子注入区；其中，所述ESD离子注入掩膜版中，只具有ESD离子注入区的图案，所述ESD离子注入区的图案对应于SOI衬底上的ESD器件的沟道区域的上方、且靠近所述漏极区域的上方、远离所述源极区域上方的位置；在所述体硅区表面且对应于所述沟道上方形成栅氧层和栅极；在所述栅极两侧的所述P型阱区中形成漏极和源极；其中，所述的ESD受主掺杂离子注入区域位于所述沟道底部，且靠近并接触所述漏极区域侧边、远离所述源极区域和所述体硅区表面。优选地，所述ESD受主掺杂离子注入区的长度由所述掩膜版中所述ESD离子注入区的图案的长度决定。优选地，所述ESD受主掺杂离子注入区的高度由所述受主掺杂离子的注入能量、剂量和时间决定。优选地，所述ESD受主掺杂离子注入区的长度和高度的确定过程如下:根据所述沟道的长度和所述漏极区域的高度分别设定所述ESD受主掺杂离子注入区所需的长度和高度；设定所述掩膜版中所述ESD离子注入区的图案的长度；在电子监控仪的监控下，向所述ESD受主掺杂离子注入区进行所述受主掺杂离子的注入，从而控制所述受主掺杂离子注入的高度。优选地，所述的受主掺杂离子为硼离子。本专利技术的SOI NMOS ESD器件及其制备方法，通过在沟道底部、且靠近并接触漏极区域侧边、远离源极区域和体硅区表面的位置进行受主掺杂离子注入，形成ESD受主掺杂离子注入区，从而可以利用ESD受主掺杂离子注入区，来降低漏极区域的击穿电压，并且，此位置的ESD受主掺杂离子注入区可以引导ESD触发电流流经体硅区域，因体硅区域的深度范围比漏极区域更大，从而提高了静电释放效果。【附图说明】图1为现有的进行静电释放离子注入时所对应的结构示意图图2为现有的SOI NMOS器件的结构示意图图3为本专利技术的SOI NMOS ESD器件的结构示意图图4为本专利技术的SOI NMOS ESD器件的制备方法的流程示意图图5-9为本专利技术的一个较佳实施例的SOI NMOS ESD器件的制备方法的各个步骤所对应的结构示意图【具体实施方式】为使本专利技术的内容更加清楚易懂，以下结合说明书附图，对本专利技术的内容作进一步说明。当然本专利技术并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本专利技术的保护范围内。如前所述，由于SOI衬底中，其体硅区域下方为中间介质层，使得在漏极区域下方没有离子注入空间，从而现有的ESD离子注入到漏极区域下方的方法不适用于SOI NMOSESD器件，为此，本专利技术改进了现有工艺，将受主掺杂离子注入到沟道底部，且靠近并接触漏极区域侧边、远离源极和体硅区表面的位置，这样，此位置形成的ESD受主掺杂离子注入区可以引导ESD触发电流流经体硅区域，因体硅区域的深度范围比漏极区域更大，从而提高了降低了漏极区域的击穿电压，提高了静电释放效果。以下将结合附图3和具体实施例对本专利技术的SOI NMOS ESD器件作详细说明。其中，图3为本专利技术的SOI NMOS ESD器件的结构示意图。需说明的是，附图均采用非常简化的形式、使用非精准的比例，且仅用以方便、清晰地达到辅助说明本实施例的目的。请参阅图3，本专利技术的SOI NMOS ESD器件，包括:一 SOI衬底，该SOI衬底的结构具有底部硅基底O、中间介质层300、体硅区301。在SOI衬底上具有体硅区301、栅极302、漏极303和源极304 ；在体硅区301内的沟道底部，且靠近并接触漏极303区域的侧边的位置设置有ESD受主掺杂离子注入区305。ESD受主掺杂离子注入区305远离源极304区域和体硅区301的表面。具体的，在本专利技术中，SOI衬底上可以具有NMOS器件的结本文档来自技高网...

【技术保护点】
一种SOI NMOS ESD器件，包括：一SOI衬底、在所述SOI衬底上具有体硅区、栅极、源极、和漏极，其特征在于，在所述体硅区内的沟道底部、且靠近并接触所述漏极区域的侧边的位置设置有ESD受主掺杂离子注入区；所述ESD受主掺杂离子注入区远离所述源极区域和所述体硅区表面。

【技术特征摘要】
1.一种SOI NMOS ESD器件，包括:一 SOI衬底、在所述SOI衬底上具有体硅区、栅极、源极、和漏极，其特征在于，在所述体硅区内的沟道底部、且靠近并接触所述漏极区域的侧边的位置设置有ESD受主掺杂离子注入区；所述ESD受主掺杂离子注入区远离所述源极区域和所述体硅区表面。2.根据权利要求1所述的SOINMOS ESD器件，其特征在于，所述ESD受主掺杂离子注入区的长度不大于所述沟道长度的1/4?1/3。3.根据权利要求1所述的SOINMOS ESD器件，其特征在于，所述ESD受主掺杂离子注入区的高度不大于所述沟道高度的1/3?1/2。4.根据权利要求1、2或3所述的SOINMOS ESD器件，其特征在于，所述SOI NMOS ESD用于保护低压SOI CMOS器件，SOI GGNMOS器件，或者高压SOI LDNMOS器件。5.根据权利要求1、2或3所述的SOINMOS ESD器件，其特征在于，所述的ESD受主掺杂离子注入区为ESD硼离子掺杂注入区。6.一种制备权利要求1-5任意一项所述的SOI NMOS ESD器件的方法，其特征在于，包括: 在所述SOI衬底中的体硅区中进行P型阱区和所述沟道的离子掺杂工艺； 采用ESD离子注入掩膜版，向所述沟道底部注入受主掺杂离子，形成ESD受主掺杂离子注入区；其中，所述ESD离子注入掩膜版中，只具有ESD离子注入区图...

【专利技术属性】
技术研发人员：颜丙勇，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：上海;31