一种双缓冲存储器结构的视频解码器及控制方法技术

本发明专利技术提供一种双缓冲存储器结构的视频解码器，包括存储器访问控制寄存器、主存储器接口、辅存储器接口、总线矩阵、主存储器、辅存储器以及解码器。根据输入压缩视频流格式，主控制器通过存储器访问控制寄存器来配置解码器的硬件功能模块所使用的存储器并设定相应的访存地址空间。解码器接收到主控制器发出的解码启动命令后，启动内部多个硬件模块并发执行，根据存储器访问控制器的设置向主存储器接口或辅存储器接口发出访存请求。主存储器接口、辅存储器接口接收解码器硬件功能模块的访存请求经过仲裁，访问相应的存储器。本发明专利技术的方法及电路采用存储器集中管理模式，根据多标准压缩编码格式的视频流对解码器硬件功能模块配置不同的存储器访问方式，节省了存储器面积，有效减少了系统带宽需求。

【技术实现步骤摘要】
一种双缓冲存储器结构的视频解码器及控制方法
：本专利技术涉及视频解码领域，尤其是涉及一种关于多标准视频流的双缓冲存储器结构的视频解码器以及数据存储和控制方法。
技术介绍
：在视频解码领域中，视频解码运动补偿、帧内预测、去块滤波等需要大量的行、列数据缓冲，图1以H.264视频解码帧内预测为例，H.264帧内预测4×4亮度预测模式共有九种，包括垂直预测、水平预测、DC预测、左下对角预测、右下对角预测、垂直右下角预测、水平斜下角预测、垂直左下角预测和水平斜上角预测等，根据左邻块和上邻块的预测模式确定当前4x4块的亮度预测模式，然后根据确定的预测模式，及左邻块、上邻块的亮度数据得到当前块的亮度预测数据。表1列出了每种预测模式下，亮度数据的预测方法模式描述模式0(垂直)由A、B、C、D垂直推出相应像素值模式1(水平)由I、J、K、L水平推出相应像素值模式2(DC)由A～D及I～L平均值推出所有像素值模式3(下左对角线)由45°方向像素内插得出相应像素值模式4(下右对角线)由45°方向像素内插得出相应像素值模式5(右垂直)由26.6°方向像素值内插得出相应像素值模式6(下水平)由26.6°方向像素值内插得出相应像素值模式7(左垂直)由26.6°方向像素值内插得出相应像素值模式8(上水平)由26.6°方向像素值内插得出相应像素值H.264帧内预测4×4亮度数据预测过程需要用到上邻块和左邻块的预测模式和预测数据，传统设计方法需设置帧内预测专用的数据存储器保存预测模式和亮度数据，由于视频解码按照宏块行自上而下，由左向右进行，所以帧内预测数据存储器至少需保存视频帧幅宽一行的数据及左邻块的数据。专用的数据存储器比片外DDR存储器速度更快，有助于减少系统带宽需求，提高解码速度。类似地去块滤波和运动补偿等硬件模块同样均需要专门的片内数据缓冲存储器保存行或列的临时数据，这样解码需要许多分散的存储器，以满足不同功能模块的需要。视频解码存在多种标准：H.264，MPEG2/MPEG4，VP8，AVS，RV,VC1等，不同的解码标准尽管组成结构大致相同，但不同视频标准对应的功能模块所需存储器很不一致，这就导致多标准解码器需要大量的深度和宽度不同的分散的存储器，数量众多且分散的存储器导致芯片面积扩大很多，制造成本也很高。
技术实现思路
：鉴于以上分析，本专利技术的目的是提供一种克服上述问题的视频解码器以及相应的存储器访问控制方法，以及一种双缓冲存储器控制和访问接口。本专利技术提供一种视频解码器，可以有效管理数据的暂存，减少存储器容量，降低带宽需求。本专利技术提供一种缓冲存储器设置方法，可以有效管理数据的暂存，减少存储器容量，降低带宽需求。本专利技术涉及的双缓冲存储器结构的视频解码器，其所采取的技术方案如下：一种双缓冲存储器结构的视频解码器，其包括主控制器、存储器、解码器，其中，所述解码器与主控制器相互连接，解码器与存储器通过相应接口相互连接，主控制器与存储器相互连接。其中所述存储器分为主存储器和辅存储器，该视频解码器进一步包括：存储器访问控制寄存器、主存储器接口、主存储器、辅存储器接口、总线矩阵、辅存储器，其中主控制器通过存储器访问控制寄存器与解码器相连接，主存储器和辅存储器中分别设置有仲裁模块，主控制器通过存储器访问控制寄存器来配置解码器的主要硬件功能模块，控制其使用主存储器或者辅存储器，并设定相应的访存地址空间，解码器通过主存储器接口与主存储器连接，解码器、辅存储器接口、总线矩阵、辅存储器依次连接，主控制器通过总线矩阵与辅存储器连接，能够同时支持解码器和主控制器对辅存储器的访问控制，解码器和主控制器可共享存储空间，其中，主存储器和辅存储器用于参考图像、重建图像、暂存数据，主控制器控制解码器的解码启动，启动内部各硬件模块后，各硬件模块并发执行，根据存储器访问控制寄存器的设置向主存储器接口或辅存储器接口发出访存请求，主存储器接口、辅存储器接口接收解码器硬件功能模块的访存请求，经过仲裁模块的仲裁后访问相应的存储器。进一步地，其中存储器访问控制寄存器有N组寄存器，其中N代表解码器内部的访存功能模块数量，每组寄存器包括访存使能控制寄存器、访存起始寄存器及长度寄存器。进一步地，其中所述的仲裁模块为优先级可配置仲裁器，对接收到的解码器各硬件功能模块的访存请求进行仲裁。进一步地，其中N的数值是4。进一步地，其中主存储器是DDR动态数据存储器，辅存储器是静态SRAM数据存储器，主存储器的容量比副存储器容量大。进一步地，其中所述硬件功能模块为帧内预测模块、去块滤波模块、运动补偿模块。根据本专利技术的另一方面，还提供了一种采用上述视频解码器的存储器访问控制方法，用于硬件解码系统中进行视频的解码，其中该存储器访问控制方法包括如下步骤：(1)对该视频解码器供电，主控制器执行启动；(2)主控制器跳转至辅存储器执行；(3)将压缩视频流文件存储在主存储器中；(4)通过主控制器控制解码器对输入的多标准视频流进行处理得到视频流压缩编码格式；(5)主控制器根据当前视频流的编码格式及图像大小，查询预定义的表格，得到各硬件模块针对此输入视频流的存储器位置，地址空间分配信息；(6)主控制器设置存储器访问控制寄存器，同时释放辅存储器；(7)主控制器向视频解码器发出帧解码启动命令(8)视频解码器各硬件模块开始工作，根据存储访问控制器的设置，产生主存储器或辅存储器访存请求；(9)仲裁模块进行仲裁后，对相应的主存储器或辅存储器进行访存。与现有技术相比，本专利技术使用主存储器和辅存储器双缓冲机制，将分散于各硬件模块的数据暂存空间集中到辅存储器，因此可以根据视频流编码格式，灵活分配存储空间。可以用较小的存储空间适应多标准视频解码需求；通过灵活使用辅存储器，减小了主存储器带宽需求，提高了访存效率。附图说明：图1为现有技术中H.264帧内亮度预测模式。图2为本专利技术方法及电路中视频解码器架构示意图。图3为本专利技术方法及电路工作流程示意图。具体实施方式：为了更清楚地描述本专利技术的技术方案，以下结合附图和具体实施例对本专利技术进行详细的说明。如图2所示，本专利技术的视频解码器，与系统主控制器连接。视频解码器包括存储器访问控制寄存器、主存储器接口、辅存储接口、总线矩阵、主存储器、辅存储器以及解码器。存储器访问控制寄存器与主控制器和解码器相连接，主控制器通过存储器访问控制寄存器来配置解码器的硬件功能模块是否使用辅存储器保存中间数据及相应的访存地址空间。解码器与存储器访问控制寄存器、主存储器接口、辅存储器接口连接，接收到主控制器发出的解码启动命令后，启动内部多个硬件模块并发执行，根据存储器访问控制器的设置向主存储器接口或辅存储器接口发出访存请求。主存储器接口、辅存储器接口接收解码器硬件功能模块的访存请求经过仲裁，访问相应的存储器。总线矩阵连接辅存储器接口和主控制器，支持解码器和主控制器辅存储器的访问控制。主存储器和辅存储器用于参考图像、重建图像、暂存数据的存储。其中存储器访问控制寄存器有N组寄存器，其中N代表解码器内部的访存功能模块数量，再次实施例中，N可以是4，当然其他数值也是可以的，每组寄存器包括访存使能控制寄存器、访存起始寄存器及长度寄存器。其中所述的仲裁模块为优先级可配置仲裁器，对接收到的解码器各硬件功能模块的访存请求进行仲本文档来自技高网...

【技术保护点】
一种双缓冲存储器结构的视频解码器，其包括主控制器、存储器、解码器，其中，所述解码器与主控制器相互连接，解码器与存储器通过相应接口相互连接，主控制器与存储器相互连接。

【技术特征摘要】
1.一种双缓冲存储器结构的视频解码器存储器访问控制方法，其中该视频解码器包括主控制器、解码器、存储器访问控制寄存器、主存储器接口、主存储器、辅存储器接口、总线矩阵、辅存储器，其中主控制器通过存储器访问控制寄存器与解码器相连接，主存储器和辅存储器中分别设置有仲裁模块，主控制器通过存储器访问控制寄存器来配置解码器的各硬件功能模块，控制其使用主存储器或者辅存储器之一，并设定相应的访存地址空间，解码器通过主存储器接口与主存储器连接，解码器、辅存储器接口、总线矩阵、辅存储器依次连接，主控制器通过总线矩阵与辅存储器连接，能够同时支持解码器和主控制器对辅存储器的访问控制，解码器和主控制器可共享存储空间，其中，主存储器和辅存储器用于参考图像、重建图像、暂存数据，主控制器控制解码器的解码启动，启动内部各硬件模块后，各硬件模块并发执行，根据存储器访问控制寄存器的设置向主存储器接口或辅存储器接口发出访存请求，主存储器接口、辅存储器接口接收解码器硬件功能模块的访存请求，经过仲裁模块的仲裁后访问相应的存储器，其中主存储器是DDR动态数据存储器，辅存储器是静态SRAM数据存...

【专利技术属性】
技术研发人员：薛一鸣，刘晓莉，姚晓明，
申请(专利权)人：中国农业大学，
类型：发明
国别省市：北京;11