本发明专利技术涉及半导体装置结构及形成CMOS集成电路结构的方法，提供数种用于形成CMOS集成电路结构的方法，该等包含：进行第一植入制程用以对半导体基板的区域进行晕环植入与源极和漏极延伸部植入中的至少一者，然后在该半导体基板的另一区域中形成应力源区。此外，提供一种半导体装置结构，该结构包含邻近栅极电极结构而埋藏于半导体基板的应力源区，该埋藏应力源区有一表面与一接口在该表面的法线方向相差小于约8纳米，其中该接口形成于该栅极电极结构与该基板之间。
【技术实现步骤摘要】
【专利摘要】本专利技术涉及半导体装置结构及形成CMOS集成电路结构的方法，提供数种用于形成CMOS集成电路结构的方法，该等包含：进行第一植入制程用以对半导体基板的区域进行晕环植入与源极和漏极延伸部植入中的至少一者，然后在该半导体基板的另一区域中形成应力源区。此外，提供一种半导体装置结构，该结构包含邻近栅极电极结构而埋藏于半导体基板的应力源区，该埋藏应力源区有一表面与一接口在该表面的法线方向相差小于约8纳米，其中该接口形成于该栅极电极结构与该基板之间。【专利说明】半导体装置结构及形成CMOS集成电路结构的方法
本专利技术大致有关于一种形成CMOS集成电路结构的方法以及有关于一种半导体装置结构，且更特别的是，有关于形成具有带应变PMOS装置的CMOS集成电路结构的方法以及有关于数种带应变半导体装置结构。
技术介绍
当今集成电路(IC)大部份是用也称为金属氧化物半导体场效晶体管(MOSFET)或简称MOS晶体管的多个互连场效晶体管(FET)实作。传统上，当今集成电路是用将会形成于有给定表面积的芯片上的数百万个MOS晶体管实作。用以构造当今集成电路的常用技术是由互补金属氧化物半导体(CMOS)技术提供。利用CMOS技术的目前IC设计是使用互补及对称地成对的P型金属氧化物半导体场效晶体管(也称为P型沟道MOS晶体管或PMOS晶体管)与N型金属氧化物半导体场效晶体管(也称为N型沟道MOS晶体管或NMOS晶体管)用以实作逻辑功能及建立各种逻辑结构。IC制造的趋势是要在单一芯片上加入愈来愈多的逻辑电路结构以及同时改善逻辑电路结构的效能。结果，逻辑电路在芯片上所占用的给定面积已稳定地减少，这导致可缩放实现逻辑电路结构的MOS结构及装置。不过，缩放不仅能够改善芯片效能，也增加愈来愈多在缩小MOS结构及装置至较小尺寸时要应付的挑战。达成改善当今电路的效能的方法之一的技术是施加机械应力至个别晶体管以在晶体管中诱发应变区。特别是，经正确地诱发的应变可用来增加多数载子(PM0S晶体管为电洞而NMOS晶体管为电子)在MOS晶体管的沟道中的移动率。提供正确应变的方法之一是形成覆于晶体管上的双应力层(DSL)，它也称为“双应力衬里”。拉伸应力层形成于NMOS晶体管上方以及压缩应力层形成于PMOS晶体管上方。进一步增加电洞在PMOS晶体管的沟道中的移动率可藉由在沟道两端埋入硅锗以赋予沟道压缩应力，然而在沟道两端埋入碳化硅以赋予沟道拉伸应力有可能进一步增加电子在NMOS晶体管的沟道中的移动率。习知CMOS制造技术是在形成栅极电极后在PMOS晶体管的沟道的两端埋入硅锗应力源区(silicon germanium stressor region)。随后，进行用以形成晕环区及/或源极和漏极延伸区的PMOS植入,接着是用以形成晕环区(halo region)及/或源极和漏极延伸区的NMOS植入步骤。以下用图1a至图1e解释先前技术的示范技术。如图1a所示，CMOS集成电路100的制造是以提供半导体基板102开始，例如硅基板。在半导体基板102的一部份中形成PMOS区104以及在另一部份中形成NMOS区106。这两个区域用电性隔离结构隔开，例如浅沟槽隔离(STI) 108。PMOS晶体管111的栅极电极结构110覆于PMOS区104上，以及NMOS晶体管113的栅极电极结构112覆于NMOS区106上。栅极电极结构110包含栅极绝缘体114与导电栅极电极116。栅极电极结构112包含栅极绝缘体118与导电栅极电极120。示范栅极绝缘体由二氧化硅、高k电介质常数绝缘体或熟谙此
者所习知的任何其它适当绝缘材料给出。导电栅极电极116及120可为例如多晶硅或金属。熟谙此
者明白，取决于确切的制程，在执行栅极最先整合(gate-first integration)时,薄氮化娃(SiN)衬里可用来覆盖及保护高k/金属栅极结构。如图1b所示，形成侧壁间隔体122于栅极电极结构110的侧壁上，继续CMOS集成电路100的制造。传统上，侧壁间隔体122可为二氧化硅或氮化硅，并且可在非等向性蚀刻制程(例如，反应性离子蚀刻法(RIE))后，藉由毯覆式沉积(blanket deposit) 一层侧壁间隔体材料123来形成。在蚀刻侧壁间隔体期间，用经光刻图案化的蚀刻掩模126 (例如，经图案化的光阻)保护覆于NMOS区106上的侧壁间隔体材料123免受非等向性蚀刻。根据先前技术的制造技术，随后用栅极电极结构110及其相关侧壁间隔体122作为蚀刻掩模，蚀刻出PMOS区104的凹处124。在凹处蚀刻制程(未图标)期间用经光刻图案化的蚀刻掩模126保护NMOS区106使得凹处124对齐PMOS晶体管111的栅极电极结构110。如图1b所示，凹处124接壤STI108。在蚀刻凹处124后，移除蚀刻掩模126以及用硅锗材料填充凹处124以形成埋藏娃错(eSiGe) 128,如图1c所不。eSiGel28可用熟i首此
者所习知的选择性嘉晶成长制程成长。包围凹处124的结晶材料作为选择性磊晶成长制程中用以成长单晶硅锗的成核部位。如果导电栅极电极116为多晶硅，则多晶硅作为用以沉积多晶硅锗129的成核部位。硅锗不成长于绝缘层(例如，侧壁间隔体122)上，侧壁间隔体材料123的其余部份覆于NMOS区106及STI108上，因为成长制程有选择性。在成长eSiGel28后，可移除侧壁间隔体122与侧壁间隔体材料123的其余部份。如图1d所示，源极和漏极延伸区132经形成与有侧壁间隔体134形成于栅极电极结构110两侧的栅极电极结构110对齐。源极和漏极延伸区132用将硼离子植入于PMOS区104及eSiGel28中的离子植入步骤162形成。NMOS晶体管113同时用覆盖栅极电极结构112的经光刻形成的光阻掩模136与NMOS区106的侧壁间隔体134保护，使得在此加工阶段，形成源极和漏极延伸区132于PMOS区104中。在形成源极和漏极延伸区132于PMOS区104中后，相符的源极和漏极延伸部植入制程164应用于NMOS晶体管113，如图1e所示。在进行NMOS区106的源极和漏极延伸部植入步骤164时，用光阻掩模146保护及覆盖PMOS晶体管111，光阻掩模146是在进行植入步骤164之前用习知光刻技术技术形成于PMOS区104上方。结果，在NMOS区106中形成与NM0S113的栅极电极结构对齐的源极和漏极延伸区153。如图1a至图1e所解释的CMOS制造方法举例说明单一 CMOS装置的CMOS制造。不过，如上述，实作习知IC的数百万个MOS结构及装置的设计取决于制造中所应用的芯片。取决于制造中的装置的设计，实作的IC可能不仅包含一种逻辑电路，例如SRAM，也可能包含其它逻辑装置，例如用于输入/输出应用的厚栅极氧化物装置以及所谓低Vth或高Vth晶体管具有较低或较高阈值电压的特殊装置等等。结果，典型CMOS制造流程的实际植入数可能与在典型CMOS制造流程形成硅锗区后执行用以源极和漏极延伸部植入的植入制程有6至10个不同。每个植入需要光阻掩模在植入期间保护其它装置，例如用电浆剥离制程在各个植入后移除光阻掩模，以及随后应用钝化清洗制程。剥离制程与本文档来自技高网...
【技术保护点】
一种用于形成CMOS集成电路结构的方法，包含：提供具有第一晶体管区及第二晶体管区的半导体基板，各具有栅极电极结构；形成第一掩模结构于该半导体基板上方，掩模该第一晶体管区并暴露该第二晶体管区的至少一部份；对于该第二晶体管区的该暴露部份，进行包含晕环植入与源极和漏极延伸部植入中的至少一者的第一植入制程；移除该第一掩模结构；以及随后形成第二掩模结构于该半导体基板上方，掩模该第二晶体管区并暴露该第一晶体管区的至少一部份；在该第一晶体管区的该暴露部份内形成应力源部；以及在该第二晶体管区中形成N型源极和漏极区。
【技术特征摘要】
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【专利技术属性】
技术研发人员：S·弗莱克豪斯基，R·里克特，R·博施克，
申请(专利权)人：格罗方德半导体公司，
类型：发明
国别省市：开曼群岛;KY
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