半导体器件和互补金属氧化物半导体半导体器件制造技术

本实用新型专利技术的实施例提供一种半导体器件和互补金属氧化物半导体半导体器件，该半导体器件包括半导体衬底，具有在所述半导体衬底中的沟道区域；在所述沟道区域以上的栅极结构；在所述栅极结构的相对侧上的源极区域和漏极区域；在所述源极区域和所述漏极区域中的每个区域上的相应接触；所述源极区域和所述漏极区域中的至少一个区域具有相对于所述相应接触的倾斜的上接触表面。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】
【专利摘要】本技术的实施例提供一种半导体器件和互补金属氧化物半导体半导体器件，该半导体器件包括半导体衬底，具有在所述半导体衬底中的沟道区域；在所述沟道区域以上的栅极结构；在所述栅极结构的相对侧上的源极区域和漏极区域；在所述源极区域和所述漏极区域中的每个区域上的相应接触；所述源极区域和所述漏极区域中的至少一个区域具有相对于所述相应接触的倾斜的上接触表面。【专利说明】半导体器件和互补金属氧化物半导体半导体器件
本技术涉及半导体器件领域，并且更具体地涉及一种在接触与源极/漏极区域之间的接触电阻减少的半导体器件。
技术介绍
诸如半导体集成电路(IC)之类的半导体器件包括许多半导体器件结构。示例半导体器件结构是包括P沟道和N沟道MOS晶体管二者的互连的互补金属氧化物半导体(CMOS)晶体管。在各种器件结构之间的互连由在器件结构之间形成层间连接的金属化的接触实现。正在设计包括CMOS晶体管的半导体器件结构以具有越来越小的特征尺寸(例如栅极结构)。基于这一趋势，随着栅极节距变得更小，将晶体管的源极/漏极区域与金属化的接触连接的接触也变得更小。随着接触尺寸减少，有接触电阻增加。取决于接触面积和片电阻率的接触电阻正在变成器件性能进一步提高的限制因素。在第8，101，489号美国专利中公开一种用于减少接触电阻的方式。提供具有掺杂区域的半导体衬底。在掺杂区域之上执行预非晶注入工艺和中性(或者非中性)物种注入工艺。随后在掺杂区域中形成硅化物。通过进行与中性物种注入组合的预非晶注入来减少在硅化物接触区域与源极/漏极衬底界面之间的接触电阻。在第8，134，208号美国专利中公开另一种用于减少接触电阻的方式。半导体器件包括半导体器件结构和接触，并且该接触在半导体器件结构的表面部分和侧壁部分二者电和物理耦合到半导体器件。尽管上述方式可以在减少接触电阻时有效，但是可能希望进一步改进。
技术实现思路
鉴于前述
技术介绍
，因此本技术的目的在于提供一种容易制造的具有减少的接触电阻的半导体器件。根据本技术的这一和其它目的、特征及优点由一种半导体器件实现，该半导体器件包括:半导体衬底，具有在所述半导体衬底中的沟道区域；在所述沟道区域以上的栅极结构；在所述栅极结构的相对侧上的源极区域和漏极区域；在所述源极区域和所述漏极区域中的每个区域上的相应接触；所述源极区域和所述漏极区域中的至少一个区域具有相对于所述相应接触的倾斜的上接触表面。优选地，所述倾斜的上接触表面背离所述栅极结构向下倾斜。优选地，所述倾斜的上接触表面以30-45度的范围内的角度倾斜。优选地，所述源极区域和所述漏极区域包括相应凸起的源极区域和漏极区域。优选地,所述倾斜的上接触表面具有比对应平坦接触表面将有的面积大至少50%的面积。优选地，所述栅极结构包括栅极堆叠和在所述栅极堆叠的相对侧上的至少一个侧壁间隔物。优选地，所述栅极堆叠包括与所述沟道区域相邻的电介质层和在所述电介质层上的传导层。根据本技术的另一实施例，提供一种互补金属氧化物半导体半导体器件，包括:半导体衬底，具有在所述半导体衬底中的P沟道区域和η沟道区域；在所述P沟道区域和所述η沟道区域以上的相应栅极结构；在每个栅极结构的相对侧上的相应源极区域和漏极区域；以及在所述源极区域和所述漏极区域中的每个区域上的相应接触；所述源极区域和所述漏极区域中的至少一个区域具有相对于所述相应接触的倾斜的上接触表面，而所述倾斜的上接触表面以以30-45度的范围内的角度背离所述栅极结构向下倾斜。优选地，所述相应源极区域和漏极区域包括相应凸起的源极区域和漏极区域。优选地,所述倾斜的上接触表面具有比对应平坦接触表面将有的面积大至少50%的面积。优选地，每个栅极结构包括栅极堆叠和在所述栅极堆叠的相对侧上的至少一个侧壁间隔物。优选地，每个栅极堆叠包括与所述沟道区域相邻的电介质层和在所述电介质层上的传导层。通过使用根据本技术的实施例可以至少获得部分的对应有益效果。【专利附图】【附图说明】图1是根据本技术的具有倾斜接触的半导体器件的截面图。图2-图4是图1中所示半导体器件的部分的截面图，这些图图示用于制作该半导体器件的工艺步骤。图5是图示根据本技术的用于制作半导体器件的方法的流程图。【具体实施方式】现在下文将参照附图更完全描述本技术，在附图中示出本技术的优选实施例。然而本技术可以用许多不同形式来体现而不应解释为限于这里阐述的实施例。实际上，提供这些实施例使得本公开内容将透彻而完整并且将向本领域技术人员完全传达本技术的范围。相似标号全篇指代相似单元。首先参照图1，所示半导体器件10是互补金属氧化物半导体(CMOS)半导体器件。半导体器件10包括半导体衬底12，该半导体衬底具有被浅沟槽隔离(STI)区域35分离的至少一个P阱20和至少一个η阱30。P阱20用于η沟道晶体管22，而η阱30用于P沟道晶体管32。每个P沟道晶体管32包括半导体衬底12中的P沟道区域34。类似地，每个η沟道晶体管22包括半导体衬底12中的η沟道区域24。相应栅极结构40在ρ沟道区域34和η沟道区域24以上。每个栅极结构40包括栅极堆叠42和在栅极堆叠的相对侧上的至少一对侧壁间隔物50、52。源极和漏极区域60、62在每个栅极结构40的相对侧上。如以下将更具体讨论的那样，源极和漏极区域60、62可以凸起。相应接触70在源极和漏极区域60、62中的每个区域上。为了减少在接触70与源极和漏极区域60、62之间的接触电阻，源极/漏极区域的上接触表面61、63相对于相应接触70倾斜。如图所示，倾斜的上接触表面61、63背离栅极结构40向下倾斜。所示倾斜的上接触表面61、63在范围30-45度中的角度倾斜。倾斜的上接触表面61、63可以具有比对应平坦接触表面将有的面积大至少50%的面积。面积越大,接触电阻就越小。如以下将更具体讨论的那样，可以有利地使用源极和漏极区域上的附加蚀刻来实现倾斜的上接触表面，而蚀刻步骤在紧密节距的器件上自限制。这有利地提供上接触表面的更佳以控制用于器件优化。可以在附加蚀刻步骤之后执行源极和漏极注入。现在参照图2-图4，现在将讨论用于形成如以上描述的CMOS半导体器件10的工艺步骤。如图2中所示，在半导体衬底12中形成浅沟槽隔离区域35，并且分别掺杂P阱20和η阱30。在半导体衬底12上形成栅极结构40。每个栅极结构40包括栅极堆叠42和在栅极堆叠的相对侧上的至少一个侧壁间隔物50。栅极堆叠42包括氧化物层43、在氧化物层上的栅极电介质44、在电介质层上的传导层46和在传导层上的娃化物层48。第一对侧壁间隔物50保护栅极结构40。第一对间隔物50可以例如是氮化硅。也在硅化物层48上形成硬掩模间隔物51。在形成第一对侧壁间隔物50之后，在沟道区域24、34的每侧上形成轻度掺杂漏极/源极延伸区域80。如本领域技术人员将容易理解的那样，轻度掺杂延伸区域通常减少在沟道区域24、34附近的电场，因此提高晶体管的热载流子可靠性。延伸区域80通过有效降低跨越延伸区域的源极/漏极电压的部分来减少电场。在形成延伸区域80之后，如图3中所示，形成第二对侧壁间隔物52。如本领域技术人员将容易理解的那样，第二对侧壁间隔物52允许执行本文档来自技高网...

【技术保护点】
一种半导体器件，其特征在于，包括：半导体衬底，具有在所述半导体衬底中的沟道区域；在所述沟道区域以上的栅极结构；在所述栅极结构的相对侧上的源极区域和漏极区域；在所述源极区域和所述漏极区域中的每个区域上的相应接触；所述源极区域和所述漏极区域中的至少一个区域具有相对于所述相应接触的倾斜的上接触表面。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：柳青，P·卡雷，N·劳贝特，
申请(专利权)人：意法半导体公司，
类型：新型
国别省市：美国;US