本发明公开了一种半导体结构及其制造方法。半导体结构包括一衬底、一栅极介电层、一栅极结构、一源极导电结构、一漏极导电结构以及一栅极导电结构。衬底具有一通道区，通道区具有一长度，栅极介电层形成于通道区上，栅极结构形成于栅极介电层上。源极导电...

本发明公开了一种金属氧化物半导体装置及其制造方法，该改良的金属氧化物半导体装置包括：一p衬底；一高电压n阱，配置在该p衬底中；一第一p阱，形成于具有一第一p+掺杂区的该p衬底中；一第二p阱，形成于具有邻近一n+掺杂源极区的一第二p+掺杂...

本发明是有关于一种静电放电保护装置，其包括硅控整流器与路径切换单元。硅控整流器包括第一连接端、第二连接端、第一控制端与第二控制端,且第一连接端与第二连接端分别电性连接第一配线与第二配线。路径切换单元电性连接第一配线、第一控制端与第二控制...

本发明是有关于一种半导体栅极结构以及其形成方法。本发明提供的具有沟槽的半导体栅极结构,此沟槽经由介电结构以及堆叠结构而形成,第一导电层可以共形地形成在介电结构以及堆叠结构之上,氧化层是沿着第一导电层形成并且可以实质地从第一导电层中移除,...

本发明公开了一种集成电路连接器存取区域及其制造方法。集成电路装置的连接器存取区域包括一组朝一第一方向延伸的平行导体以及多个层间连接器。这些导体包括一组位于不同导体上的导电接触区域，这些导电接触区域定义一接触平面，导体延伸在接触平面下方。...

本发明是有关于一种静电放电保护电路装置，包括具有第一导电型的基底、具有第二导电型的井区以及晶体管。晶体管包括位于基底中并且延伸到井区的具有第二导电型的第一掺杂区、具有第一导电型的第二掺杂区以及位于第一掺杂区与第二掺杂区之间的基底上的栅极...

本发明公开了一种存储器装置及其操作方法，存储器装置储存关于对应数据的错误校正码ECC并包括ECC逻辑以通过使用错误校正码ECC来校正错误。此方法包括通过使用错误校正码ECC而校正存储器装置上的数据，并产生存储器装置上的ECC信息，ECC...

本发明是有关于一种半导体装置、半导体装置的栅极结构及其制造方法。其中该栅极结构由沟渠所定义，所述沟渠具有第一氧化层及第二氧化层。本发明也提供一种本发明的栅极结构的制造方法，所述栅极结构由具有第一氧化层及第二氧化层的沟渠所定义。

本发明公开了一种高压结场效晶体管(High Voltage Junction Field Effect Transistor，HV JFET)。该高压结场效晶体管包括一衬底、一漏极、一源极及一P型顶层；漏极设置于衬底之上；源极设置于衬底...

本发明公开了一种半导体结构及其制造方法与操作方法。该半导体结构，包括一衬底、一有源元件、一场氧化层及一多晶硅电阻；有源元件形成于衬底的一表面区域中，有源元件具有一第一掺杂区、一第二掺杂区及一第三掺杂区，第二掺杂区设于第一掺杂区上，第一掺...

本发明公开了一种存储器的操作方法及具有该存储器的集成电路，该操作方法包括以具有一第一字线感测电压的一存储器感测操作作多重测量，该多重测量包含一第一测量，其测量该存储器单元是否储存：(a)对应于一第一组阈值电压范围的数据，该第一组阈值电压...

本发明公开了一种电阻性存储器以及用于控制所述电阻性存储器的操作的方法。该电阻性存储器具有第一存储器层、第二存储器层以及介质层。第一存储器层以及第二存储器层中的每一个用于储存数据。介质层形成于第一存储器层与第二存储器层之间。所述方法包括至...

本发明公开了一种芯片叠层结构及其制造方法。该芯片叠层结构包括一第一芯片、一第二芯片及一垂直导线；第二芯片设置于第一芯片之上；垂直导线电性连接第一芯片及第二芯片；垂直导线设置于第一芯片及第二芯片的投影范围之外。

本发明公开了一种半导体结构及其制造方法，该半导体结构包括衬底、装置区、第一掺杂区与栅结构；第一掺杂区形成在邻近装置区的衬底中；栅结构位于第一掺杂区上；第一掺杂区与栅结构是互相重叠的。

本发明公开了一种改善位线电容的半导体结构，包括一衬底、一存储器叠层结构、多条位线、一第一阶梯接触结构、一第一组晶体管结构以及一第一导电线；第一阶梯接触结构形成于衬底上；第一阶梯接触结构包括多层导电平面以及多层绝缘平面，此多层导电平面通过...

本发明公开了一种具有厚度增长的终止层的多层垂直栓塞结构的集成电路及其制造方法。本发明的方法是利用集成电路包括具有多个导电层与多个介电层交错相叠的叠层件，以形成夹层连接件从一连接件表面延伸至对应的导电层。本发明的方法是形成着落区于叠层件中...

本发明公开了一种集成电路及控制一输出缓冲器的方法，该集成电路，包含一输出缓冲器及一控制电路。此输出缓冲器，具有一信号输入、一信号输出及一组控制输入。该输出缓冲器具有输出缓冲延迟，且响应施加至该组控制输入的控制信号而调整其驱动能力。此控制...