台湾积体电路制造股份有限公司专利技术

台湾积体电路制造股份有限公司共有17109项专利

  • 本发明公开了开关电路及其操作方法,其中一种电耦合开关单元的第一节点和第二节点的方法包括将开关单元的第二节点和偏置节点偏置为大于第一电压电平的第二电压电平的直流(DC)电压电平。通过具有第三电压电平的第一控制信号导通耦合在第一节点和第二节...
  • 集成发射器和接收器的前端模块、收发器以及相关方法
    一种前端模块包括与天线和发射器连接的发射器路径网络,并包括第一可选匹配网络。该前端模块还包括与天线和接收器连接的接收器路径网络。该接收器路径网络是第二可选匹配网络。本发明还包括集成发射器和接收器的前端模块、收发器以及相关方法。
  • 横向MOSFET
    横向MOSFET包括形成在衬底中的多个隔离区,其中第一隔离区的顶面低于衬底的顶面。横向MOSFET还包括栅电极层,其具有形成在第一隔离区上方的第一栅电极层和形成在衬底顶面上方的第二栅电极层,第一栅电极层的顶面低于第二栅电极层的顶面。
  • 具有器件收益和生产率改进的金属栅极结构
    本发明提供了半导体结构。半导体结构包括半导体衬底和设置在半导体衬底上的栅叠层。栅叠层包括高k介电材料层、位于高k介电材料层上方的富钛TiN层以及设置在富钛TiN层上方的金属层。金属层包括铝。本发明还提供了具有器件收益和生产率改进的金属栅...
  • 一种存储单元和方法包括:穿过第一介电层中的第一开口共形地形成的第一电极、共形地形成在第一电极上的电阻层、共形地形成在电阻层上的间隔层、共形地形成在电阻层上的第二电极、以及共形地形成在第二电极上的第二介电层,第二介电层包括第二开口。第一介...
  • 本发明公开了逻辑兼容RRAM结构和工艺。一种存储器单元和方法包括:通过第一介电层中的第一开口共形形成的第一电极;在第一电极上共形形成的电阻层;在电阻层上共形形成的第二电极;和在第二电极上共形形成的第二介电层,第二介电层包含第二开口。第一...
  • 对CMOS图像传感器的HfO2/SiO2-Si界面的改进
    本发明公开了对CMOS图像传感器的HfO2/SiO2-Si界面的改进。一种半导体器件包括衬底和设置在衬底上的抗反射涂层,该抗反射涂层和衬底形成界面,在该界面处的碳浓度和氯浓度小于氧浓度。
  • 本发明提供了用于具有提高编程效率的非易失性存储单元的方法和装置。公开了一种装置,包括在形成半导体衬底上方的浮置栅极的一部分上方所形成的控制栅极。控制栅极包括紧邻半导体衬底中的源极区的源极侧的侧壁间隔件和漏极侧的侧壁间隔件,浮置栅极具有紧...
  • 一种包括半导体鳍的ESD器件包括半导体衬底以及从半导体衬底的顶面延伸到半导体衬底中的绝缘区。该器件进一步包括:第一节点和第二节点以及连接在第一节点和第二节点之间的静电放电(ESD)器件。ESD器件包括邻近绝缘区的顶面并且在绝缘区的顶面之...
  • 弯曲轮廓的堆叠封装件接头
    弯曲轮廓的堆叠封装件接头。本文公开了一种位于封装件接头上的弯曲轮廓的封装件及其形成方法。一种形成器件的方法包括:提供具有封装件连接盘的衬底以及在封装件连接盘上形成安装螺柱。向衬底施加模塑底部填充物并且使模塑底部填充物与安装螺柱接触。在形...
  • 封装组件中的应力消除结构
    本发明涉及一种封装组件中的应力消除结构。半导体封装结构包括衬底、设置在衬底上的具有一个或多个管芯的管芯区、以及设置在衬底的一个或多个角上的至少一个应力消除结构,至少一个应力消除结构与一个或多个管芯中的至少一个管芯相邻。
  • 用于具有保护环的倒装芯片衬底的方法和装置
    本发明公开了用于具有保护环的倒装芯片衬底的方法和装置。一种实施例包括衬底核,其具有用于附接集成电路管芯的管芯附接区;位于衬底核的管芯侧表面上方的至少一层介电层;以及形成为与衬底核的角相邻的至少一个保护环,至少一个保护环包括:位于介电层上...
  • 载具晶圆及其制造方法以及封装方法
    本发明公开了载具晶圆、制造载具晶圆的方法以及封装方法。在一个实施例中,一种载具晶圆包括第一玻璃层。该载具晶圆包括与第一玻璃层连接的第二玻璃层。第一玻璃层具有第一热膨胀系数(CTE),而第二玻璃层具有第二CTE。
  • 本文公开了具有模制底部填充物的叠层封装器件及其形成方法,该方法包括应用将管芯安装至载体封装件的第一侧的封装安装件。模制底部填充物可被应用在载体封装件的第一侧,并且与载体安装件的一部分和管芯侧壁的一部分接触。具有至少一个连接盘的顶部封装件...
  • 降低外延中的图案负载效应
    降低外延中的图案负载效应。一种方法包括:在半导体衬底上方形成栅极堆叠件,在半导体衬底中且邻近于栅极堆叠件形成开口,以及实施第一外延在开口中生长第一半导体层。实施回蚀刻以减小第一半导体层的厚度。实施第二外延以在第一半导体层上方生长第二半导...
  • 降低寄生失配的方法
    一种降低寄生失配的方法,包括利用第一模拟工具通过电阻-电感-电容(RLC)提取机制由第一布局生成第一网表文件,通过第二模拟工具对网络实施V/I测试,基于V/I测试的结果确定是否存在失配,以及修改网络的连接迹线以生成第二布局。
  • 本发明涉及一种制造互连结构的方法,其中在半导体衬底上方形成牺牲层,然后通过蚀刻牺牲层以形成第一部件。图案化和蚀刻金属层以形成第二部件,然后沉积低k介电材料。该方法允许形成互连结构而不遭遇由多孔低k介电损伤引起的各种问题。
  • 形成外延部件的方法
    形成外延部件的方法。本发明提供一种集成电路器件和制造该集成电路器件的方法。所披露的方法提供了基本上无缺陷的外延部件。一种示例性方法包括:在衬底上方形成栅极结构;在衬底中形成凹槽从而使栅极结构介于凹槽之间;以及在凹槽中形成源极/漏极外延部...
  • 工具优化调节系统和相关方法
    本发明提供了用于调节加工工具的工艺参数的各种方法,包括实施这种调节的系统。一种调节加工工具的工艺参数使得通过加工工具所加工的晶圆呈现出期望的工艺监测项目的示例性方法包括:限定行为约束准则和灵敏度调节准则;利用与通过加工工具所加工的晶圆相...
  • 隔离结构及其形成方法。一种形成具有隔离结构的半导体结构的方法。提供了具有第一区域和第二区域的衬底。用中性掺杂物注入第一区域和第二区域以分别在第一区域和第二区域中形成第一蚀刻停止部件和第二蚀刻停止部件。第一蚀刻停止部件具有深度D1,第二蚀...