本发明提供了一种ＤＬＬ电路及半导体集成电路装置。ＤＬＬ电路２包括：延迟电路２１、２２，输入分频时钟ＣＬＫ２，并延迟；相位检测器２３，对分频时钟和延迟电路２２的输出的相位差进行检测；计数器２４，输出使延迟电路２１、２２的输出抽头切换的信号...

一种用于输出数据的转换速度控制方法，所述方法包括：　　　　这样的步骤，即，在两个或多个电源之间以指定定时抽样电位差以产生信号，所述信号每个都表示电位差中变化趋势，以及改变基于表示电位差中变化趋势的信号而出现在输出数据升高或降低时的过渡速度。

一种延迟产生方法，使用相互串联连接的第一级到第Ｎ级延迟单元，当时钟信号输入到所述第一级延迟单元的输入端时，从从偶数级延迟单元中获得的时钟信号中产生偶数级延迟信号，以及从从奇数级延迟单元中获得的时钟信号中产生奇数级延迟信号，所述延迟产生方...

占空比检测电路（１００）包含：集成电路（１１０），用于接收作为由ＤＬＬ电路生成的内部时钟信号的ＲＣＬＫ信号和ＦＣＬＫ信号，并且根据这些内部时钟信号的占空比生成电压电平（ＤＢ信号和ＶＲＥＦ信号）；放大器（１２０），用于放大集成电路（１１０...

将通过ＺＱ校准结果使延迟量可变的延迟量可变电路（８）插入到ＤＱ复制系统的路径中。使ＤＱ复制系统的路径的延迟量可变，并进行调整，使ＤＱ缓冲系统和ＤＱ复制系统的时序偏差保持固定。ＺＱ校准结果对应于温度、电压、制造波动而变动，因此通过获得与这...

使时钟一边的电平检测延迟半个周期，使占空比检测为两个周期一次。在延迟期间内使共用接点的电位为初期设定值，从而可检测精确的占空比。在２分频方式的ＤＬＬ电路中，按偶数、奇数周期分别具有占空比检测电路，对偶数、奇数周期检测各自的占空比。通过该...

本发明提供一种延迟电路，实现ＤＬＬ的低波动、小面积化。具有：具有多级延迟单元（１０１～１１０）的第１延迟电路串；具有多级延迟单元（１１１～１２１）的第２延迟电路串；以及，与第１延迟电路串的各级对应而设，根据分别输入的控制信号，对第１延迟...

本发明的电压控制振荡电路是一种差动环形振荡器型的电压控制振荡电路，将输入彼此反相的差动的时钟信号的差动延迟元件级联连接，通过偏压控制流入到差动延迟元件中的电流量，从而控制该差动的时钟信号的延迟量，该电压控制振荡电路具有：相位检测部，通过...

本发明提供一种缩减电路规模和工作电流，并能实现高精度插补的插补电路和ＤＬＬ。插补电路，按已设定的内分比对所输入的第１及第２信号ＦＩＮＯ、ＦＩＮＥ的相位差进行内分处理，并输出和内分处理后的数值相对应的延迟时间的输出信号，其构成包括：逻辑电...

一种占空比检测设备，包括：　　　　占空比检测电路（３Ａ，３Ｂ），其包括：第一和第二节点（Ｎ↓［１］，Ｎ↓［２］）；负荷电流提供电路（３４～３７，３４’～３７’），用于分别把第一和第二负荷电流提供给所述第一和第二节点；以及电流开关（３２，...

本发明提供一种延迟电路，实现ＤＬＬ的低波动、小面积化。具有：具有多级延迟单元（１０１～１１０）的第１延迟电路串；具有多级延迟单元（１１１～１２１）的第２延迟电路串；以及，与第１延迟电路串的各级对应而设，根据分别输入的控制信号，对第１延迟...

独立的控制信号被传输到驱动器控制单元和输出晶体管的每一个，以便防止驱动器控制单元和输出晶体管在同时工作并且减小直通电流。因为晶体管比率可以被容易地选择，因此增加了设计灵活性程度，并取得速度方面的改善。

一种延迟电路，其具有由ＮＭＯＳ或ＰＭＯＳ晶体管支配的电路结构。所述延迟电路被供应作为电源电压的电源电压递降电路的输出电压，所述电源电压递降电路具有：电平生成电路，用于生成基准电压，其通过偏移电压和制造变化相关电压获得；以及ｍ倍电压生成电...

一种时钟信号产生电路，生成高速的４相时钟信号。同一构成的逻辑反相电路（１０ａ、１０ｂ、１０ｃ、１０ｄ）各自具备ＰＭＯＳ晶体管（ＭＰ１）（以下简称ＭＰ１）、ＮＭＯＳ晶体管（ＭＮ１、ＭＮ２）（以下简称ＭＮ１、ＭＮ２）。ＭＰ１和ＭＮ１的栅极与...

包括了与组成输出缓存器的上拉电路具有基本相同的电路结构的第一复制缓冲器和与组成输出缓存器的下拉电路具有基本相同的电路结构的第二复制缓冲器。当发出第一校准命令ＺＱＣＳ时，控制信号ＡＣＴ１和ＡＣＴ２都被激活，并且并行地执行对于第一复制缓冲器...

独立的控制信号被传输到驱动器控制单元和输出晶体管的每一个，以便防止驱动器控制单元和输出晶体管在同时工作并且减小直通电流。因为晶体管比率可以被容易地选择，因此增加了设计灵活性程度，并取得速度方面的改善。

在一种升压电路中，包括连接在节点（Ｎ１，Ｎ３）之间的第一激励电容器（ＣＰ１）和连接在节点（Ｎ２，Ｎ４）之间的第二激励电容器（ＣＰ２），该升压电路包括第一至第五开关（Ｓ１－Ｓ５）。第一开关（Ｓ１）连接到节点（Ｎ１）以及被连接到电源节点、地...

在一种升压电路中，包括连接在节点（Ｎ１，Ｎ３）之间的第一激励电容器（ＣＰ１）和连接在节点（Ｎ２，Ｎ４）之间的第二激励电容器（ＣＰ２），该升压电路包括第一至第五开关（Ｓ１－Ｓ５）。第一开关（Ｓ１）连接到节点（Ｎ１）以及被连接到电源节点、地...

一种半导体存储装置，能够抑制芯片面积的增大，减小交扰不良所造成的位线和字线之间的短路所造成的低电功率（パヮ一ダゥン）时的漏电流。包含连接在把预充电电位给予位线的电源线（ＶＢＬＲ）和位线之间、在栅极端子输入控制信号（ＢＬＥＱＴ）的预充电....

本发明提供半导体芯片，其含有具有半导体器件区域和多孔单晶层的半导体衬底，其特征在于，所述半导体器件区域形成于所述半导体衬底的主表面部，所述多孔单晶层形成于所述半导体衬底背面的内部区域，且所述多孔单晶层包括从所述半导体衬底背面在所述半导体...