本发明专利技术涉及一种用于半导体的粘附组合物、粘附膜和半导体装置。更具体地，本发明专利技术涉及一种粘附组合物，所述粘附组合物利用高粘结特性通过固化率的提高可以允许PCB烘烤工艺和PCB等离子体工艺省略，并且为了减少工艺时间在导线粘结过程中通过应用到在线工艺而部分固化，从而使固化工艺（或半固化或B阶段）省略或减少。对于本发明专利技术的粘附组合物，将酚醛树脂和胺固化树脂共同用作固化剂以允许固化工艺的省略或减少，并且将咪唑固化剂或微胶囊型潜在固化剂用作固化剂以提高固化率。
【技术实现步骤摘要】
本专利技术涉及一种用于半导体的粘附组合物和包含该组合物的粘附膜。更具体地，本专利技术涉及一种粘附组合物，所述粘附组合物利用高粘结特性通过固化率的提高可以使PCB烘烤工艺和PCB等离子体工艺省略，并且为了减少工艺时间在导线粘结过程中通过应用到在线工艺而部分固化，从而允许固化工艺(或半固化或B阶段)省略或减少。对于本专利技术的粘附组合物，将酚醛树脂和胺固化树脂共同用作固化剂以允许固化工艺的省略或减少，并且将咪唑固化剂或微胶囊型潜在固化剂用作固化剂以提高固化率。
技术介绍
半导体装置的高容量在质量方面可以通过电路集成实现，其中每单位面积原电池的数量得到增加，或者在数量方面可以通过封装实现，其中芯片一个堆叠在另一个之上。在封装技术中，通常使用多芯片封装(下文中“MCP”)，其中多个芯片通过粘合剂一个堆叠在另一个之上并且通过导线粘结彼此电连接。为确保芯片粘结工艺中芯片和印刷电路板(PCB)之间足够的粘结力，进行了 PCB烘烤和PCB等离子体工艺。此外，芯片在120°C粘结数秒后，必须进行固化工艺(或半固化或B阶段)以确保导线粘结时足够的粘结力。然后，在150°C导线粘结2至20分钟后，产物经EMC (环氧模制固化)模制，然后在175°C模制后固化(PMC) 2小时。PCB烘烤工艺、PCB等离子体工艺、后固化工艺(或半固化或B阶段工艺)和模制后固化工艺都为单独的工艺，上述工艺使减少时间和工人的数目变难，从而降低了生产率。因此，为了在半导体制造中提高生产率，对于在线工艺的需求不断增长，在该工艺中PCB在轨道上转移的同时连续进行芯`片粘结和导线粘结。因此，需要开发可以应用于在线工艺的用于半导体的新型粘结膜的。尤其是，在在线工艺中，由于使粘结层形成充分交联结构的热步骤显著减少，因此需要一种即使在固化工艺(或半固化或B阶段工艺)和/或PMC工艺省略或者固化工艺时间减小的条件下也能允许快速固化的组合物，以便在导线粘结过程中不会发生粘结失败、芯片分离和可靠性劣化。韩国专利申请第2010-0075212号和第2010-0067915号公开了粘附组合物，该组合物包括热塑性树脂、环氧树脂、酚醛环氧树脂固化剂、固化促进剂、偶联剂和填料。然而，这些粘附组合物仅使用酚醛固化树脂作为固化剂，且固化过程进展缓慢，因此这些粘附组合物不适于本专利技术的工艺，本专利技术中省略了固化工艺(或半固化或B阶段工艺)和/或PMC工艺。
技术实现思路
本专利技术的一个方面为提供一种粘附膜，所述粘附膜仅通过芯片粘结工艺呈现出足够的粘附强度以允许PCB烘烤工艺和PCB等离子体工艺省略。本专利技术的另一个方面为提供一种用于半导体的粘附组合物和包含该组合物的粘附膜，所述组合物即使在芯片粘结后的固化工艺(或半固化或B阶段工艺)省略或减小的情况下仍呈现出足够的粘附强度和弹性以应用于在线工艺。本专利技术的再一个方面为提供一种用于半导体的粘附组合物和包含该组合物的粘附膜，所述组合物允许PMC工艺(在175°C进行2小时)的省略。本专利技术的一个方面提供了一种粘附膜，所述粘附膜在120°C通过芯片粘结5秒具有4kgf/芯片或更高的晶片剪切强度，并在150°C固化20分钟后在150°C具有2X IO6达因/cm2或更高的储能模量。本专利技术的另一个方面提供了一种粘附膜，所述粘附膜包含热塑性树脂、环氧树脂、酚醛固化树脂、胺固化树脂和固化促进剂，并且在120°C通过芯片粘结5秒具有4kgf/芯片或更高的晶片剪切强度。本专利技术的再一个方面提供了一种粘附组合物，基于100重量份的所述粘附组合物，所述粘附组合物按照固含量包含(a) 51至80重量份的热塑性树脂，(b) 5至20重量份的环氧树脂，(c)2至10重量份的酚醛固化树脂，(d)2至10重量份的胺固化树脂和(e)0.1至10重量份的固化促进剂。根据本专利技术的用于半导体的粘附组合物仅通过芯片粘结工艺就呈现出足够的粘结力，从而使PCB烘烤工艺和PCB等离子体工艺省略。此外，根据本专利技术的用于半导体的粘附组合物允许芯片粘结后的固化工艺(或半固化或B阶段工艺)和/或PMC工艺的省略或减少，从而提高了制造效率和生产率。进一步，即使省略了芯片粘结后的固化工艺和/或PMC工艺，根据本专利技术的粘附组合物仍然满足粘结相同种类半导体芯片所需的可加工性和可靠性。 具体实施例方式现将详细说明本专利技术的实施方式。应该理解提供以下实施方式仅用于说明的目的，并非以任何方式解释为限制本专利技术的范围。在一个方面，本专利技术涉及一种用于半导体的粘附膜，所述膜在120°C通过芯片粘结5秒具有4kgf/芯片或更高的晶片剪切强度，且在150°C固化20分钟后在150°C具有2X IO6达因/cm2或更高的储能模量。通常，进行PCB烘烤和PCB等离子体工艺以提供芯片粘结工艺中芯片和PCB之间足够的粘结力。在本专利技术中，考虑到芯片粘结工艺而确定晶片剪切强度。根据本专利技术的粘附膜仅通过在120°C芯片粘结5秒就具有4kgf/芯片或更高的晶片剪切强度，优选5kgf/芯片或更高，以便通过芯片粘结可以获得足够的粘结力，从而允许PCB烘烤和PCB等离子体工艺的省略。可以通过将具有5mmX5mm尺寸并在60°C层压于粘合剂膜上的芯片放置在具有IOmmX IOmm尺寸530 y m厚的晶片上，然后在IOkgf的负荷下于120°C在热板上压制芯片5秒钟而测量晶片剪切强度。根据本专利技术的用于半导体的粘附膜在150°C固化20分钟并在175°C模制120秒后，具有10%或更小的空隙面积比，优选7%或更小，更优选5%或更小。为获得该空隙面积t匕，将芯片(粘合剂+芯片)(IOmmX IOmm)在120°C粘附到预处理的PCB在Ikgf的负荷下I秒，并在150°C在热板上固化20分钟，然后在175°C进行EMC模制120秒，所述芯片在其一侧具有根据本专利技术的用于半导体的粘附膜。然后，暴露模制的样品粘附层，并用显微镜(放大率25X )拍照，以通过图像分析检查孔隙的存在。为计算空隙的数目，使用网格计数法。具体地，将整个面积在纵向分成10格并在横向分成10格，计算包含空隙的格子数目并转换成百分比(％)(空隙面积比)。空隙面积比=(空隙面积/总面积)X 100%根据本专利技术，用于半导体的粘附膜在150°C固化20分钟后在150°C具有2X106达因/cm2或更高的储能模量。该储能模量根据芯片粘结工艺后的导线粘结工艺确定。通常，固化工艺(或半固化或B阶段工艺)必须在120°C至150°C进行约30分钟至I小时，以通过导线粘结提供足够的粘结力。根据本专利技术，用于半导体的粘附膜在模拟导线粘结工艺(在150°C固化20分钟)后，具有2X IO6达因/cm2或更高的高储能模量，优选3X IO6达因/cm2或更高，更优选4X IO6达因/cm2或更高，以致即使在固化工艺(或半固化或B阶段工艺)省略或减少时，空隙或可靠性缺陷也不会出现。本专利技术中，通过在60°C堆叠数层粘附膜，将粘附膜的叠层切成具有400至450y m厚度和8mm直径的圆形样品，于150°C在热板上加热样品20分钟,然后用ARES (AdvancedRheometric Expansion System,先进流变扩展系统)在30°C至200°C的温度范围内以10°C /min温度升高的条件下测量，可以测得样品的本文档来自技高网...
【技术保护点】
一种用于半导体的粘附膜，所述粘附膜在120℃通过芯片粘结5秒具有4kgf/芯片或更高的晶片剪切强度，并在150℃固化20分钟后在150℃具有2×106达因/cm2或更高的储能模量。
【技术特征摘要】
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【专利技术属性】
技术研发人员：魏京台，金相珍，金哲洙，梁承龙，崔裁源，
申请(专利权)人：第一毛织株式会社，
类型：发明
国别省市：
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