组合的输出缓冲器和静电放电二极管器件制造技术

示范性实施例涉及组合的输出缓冲器和静电放电二极管器件。一种集成电路ESD保护电路（270）形成有包括栅控二极管（271）和输出缓冲器MOSFET（272）的组合器件，其中第一导电类型的体连结指（307）形成在衬底中且利用多个二极管多晶硅指（231、232）与第二导电类型的漏极区域（310）隔离开，多个二极管多晶硅指（231、232）与形成输出缓冲器MOSFET（272）的多个多晶硅栅极指（204、205）交插。

【技术实现步骤摘要】
组合的输出缓冲器和静电放电二极管器件
本专利技术总体上涉及集成电路静电放电（ESD）保护器件及其操作方法。在一方面，本专利技术涉及使用输出缓冲器和二极管作为ESD保护器件的ESD保护电路。
技术介绍
集成电路（IC）在制造过程中、在组装和测试期间或者在系统应用时可能经历ESD事件。一些芯片上（on-chip）ESD保护网络使用具有在输入/输出（I/O）焊盘与电源导轨之间的大ESD二极管的有源MOSFET（金属氧化物半导体场效应晶体管）导轨钳位保护方案。图1以示意图形式示出用于保护I/O焊盘116的常规ESD保护电路100。ESD保护电路100连接到升压总线101、第一电源VDD102、触发总线103、第二电源VSS104和第三电源VSS_BULK105。在ESD保护电路100中，导轨钳位器件117具有耦接在VDD102和VSS104之间的电流电极。虽然示为NMOSMOSFET晶体管，但是导轨钳位器件117可以是不同类型，例如PMOS晶体管、BJT（双极结晶体管）、SCR（硅控整流器）或GGMOS（栅极接地MOS）晶体管。ESD保护电路100还包括触发器电路118，触发器电路118耦接在升压总线101与VSS104之间用于向导轨钳位晶体管器件117的栅极提供触发器信号119。也可以在触发总线103上提供其它钳位触发器信号。如图所示，第一二极管110耦接在VDD102与I/O焊盘116之间，第二二极管112耦接在升压总线101与I/O焊盘116之间，第三二极管120耦接在I/O焊盘116与VSS104之间。还有第一和第二二极管124、126以相反方向耦接在VSS与VSS_BULK之间以用于提供往返于半导体衬底的额外ESD保护。为了向CMOS（互补金属氧化物半导体）I/O电路提供ESD保护，ESD保护电路还包括耦接的PMOS（P型金属氧化物半导体）输出缓冲器晶体管114和NMOS（N型金属氧化物半导体）输出缓冲器晶体管122以驱动I/O焊盘116上的内部生成信号。输出缓冲器晶体管114、122的栅极分别接收前驱动器（predriver）信号PD.P、PD.N。将意识到，可以调节ESD二极管110、120的尺寸以传导较大的ESD电流，其中在I/O焊盘116上的正ESD事件的情况下，ESD二极管110提供从I/O焊盘116至VDD的高电流ESD路径，在I/O焊盘116上的负ESD事件的情况下，ESD二极管120提供从VSS到I/O焊盘116的高电流ESD路径。在需要通过导轨钳位晶体管器件117从VDD分流高ESD电流到VSS的ESD事件期间（例如，相对于另一I/O焊盘，I/O焊盘116上正的ESD攻击（zap）），触发器电路118将来自于升压总线101的电压提供到导轨钳位晶体管器件117的栅极。ESD二极管112提供从I/O焊盘116经升压总线101至功率触发器电路118的单独电流路径。由于功率触发器电路118需要非常小的电流，所以ESD事件期间跨过ESD二极管112的电压降远小于跨过二极管110的电压降。以此方式，在ESD事件期间升压总线101通过触发器电路118向导轨钳位晶体管器件117的栅极提供比VDD电压102更高的电压，由此提供导轨钳位器件的提高的传导。升压总线101可以较窄，因为它需要传导非常小的电流。ESD二极管110、112、120通常用形成在N重掺杂（N＋）有源扩散区和P重掺杂（P＋）有源扩散区之间的浅槽隔离（STI）二极管实现。虽然ESD二极管110、120可以分别从输出缓冲器晶体管114、122固有的漏极到体区（即N阱或P阱连结（tie））STI二极管形成，但是这样的固有STI二极管可能太过于电阻性而不能用一般的输出缓冲器物理布局提供健壮的ESD保护。结果，STI二极管110、120通常形成在与I/O单元分开的区域中，需要大的布局区域以在最小化它们的导通电阻的同时传导ESD电流的大部分，并且在缓冲器与STI二极管之间需要隔离防护环。在分开的区域中形成输出缓冲器和STI二极管还导致了金属布线和器件层平面布置的限制，由于更高的硅上耗散功率密度而减小了失效电流，并削弱了缓冲器件固有的STI二极管的ESD性能（低的导通电导率，高的导通延迟）。因此，需要克服了本领域问题（诸如上面概述的那些）的改善的ESD保护器件及其操作方法。在参照下面的附图以及详细描述阅读了本申请的剩余部分之后，常规过程和技术的进一步限制和缺点将对本领域技术人员变得显然。
技术实现思路
本专利技术的一些示范性实施例可提供一种集成电路静电放电保护器件，包括：电源导体；导电焊盘；输出缓冲器晶体管，形成在第一布局区域中且耦接在该电源导体和该导电焊盘之间，该输出缓冲器晶体管包括MOSFET栅电极，该MOSFET栅电极耦接为接收控制信号且在衬底上形成有导电栅极指，该导电栅极指将形成在该衬底中的第一导电类型的源极和漏极区域分隔开；以及栅控二极管，形成在与该输出缓冲器晶体管相同的该第一布局区域中且耦接在该电源导体和该导电焊盘之间，该栅控二极管包括导电二极管指和形成在该衬底中的第二导电类型的对应的体连结区域，使得该体连结区域通过该导电二极管指与该输出缓冲器晶体管的漏极区域分隔开。本专利技术的另一些示范性实施例可提供一种集成电路器件，包括：第一导体；第二导体；第三导体；MOSFET晶体管，形成在第一导电类型的衬底区域中，该晶体管包括形成在该衬底区域中的栅电极以及第二导电类型的源极和漏极区域，其中该漏极区域耦接到该第一导体，该衬底区域耦接到该第二导体，该源极区域耦接到该第三导体，该栅电极在该衬底区域上形成有导电栅极指，该导电栅极指分隔开该源极和漏极区域；以及二极管，形成在与该MOSFET晶体管相同的该衬底区域中且耦接在该第一导体和该第二导体之间，该二极管包括：形成在该衬底中的该第一导电类型的体连结区域，以及该MOSFET晶体管的第二导电类型的漏极区域，其中二极管指与该栅极指平行地形成在该衬底区域上从而将该体连结区域与该MOSFET晶体管的漏极区域分隔开。本专利技术的又一些示范性实施例提供一种形成半导体器件的方法，包括：提供第一半导体衬底；在该第一半导体衬底中形成第一导电类型的第一阱区；在该第一阱区的至少一部分上形成图案化栅电极指层和图案化二极管指层；在该第一阱区中且邻近该图案化栅电极指形成相反的第二导电类型的源极和漏极区域，由此限定输出缓冲器晶体管；在该第一阱区中且邻近该图案化二极管指层形成该第一导电类型的体连结区域，由此限定该体连结区域和该漏极区域之间的栅控二极管，使得该栅控二极管与该输出缓冲器晶体管并联地耦接；以及形成一个或更多导电层从而将该体连结区域连接到电源导体且将该漏极区域连接到导电焊盘。附图说明在结合下面的附图考虑下面的详细描述时，可以理解本专利技术及其许多目的、特征和所获得的优点，附图中：图1示出常规ESD保护电路的简化电路示意图；图2示出根据本专利技术的一些实施例，形成有交插的晶体管和二极管多晶硅区域的PMOS-栅控二极管组合器件的平面图；图3示出图2中的PMOS-栅控二极管组合器件的部分剖视图；图4示出根据本专利技术的一些实施例，形成有交插的晶体管和二极管多晶硅区域以及可选的定义漏极侧RPO区域的掩模的NMOS-栅控二极管组合器件本文档来自技高网...

【技术保护点】
一种集成电路静电放电保护器件，包括：电源导体；导电焊盘；输出缓冲器晶体管，形成在第一布局区域中且耦接在该电源导体和该导电焊盘之间，该输出缓冲器晶体管包括MOSFET栅电极，该MOSFET栅电极耦接为接收控制信号且在衬底上形成有导电栅极指，该导电栅极指将形成在该衬底中的第一导电类型的源极和漏极区域分隔开；以及栅控二极管，形成在与该输出缓冲器晶体管相同的该第一布局区域中且耦接在该电源导体和该导电焊盘之间，该栅控二极管包括导电二极管指和形成在该衬底中的第二导电类型的对应的体连结区域，使得该体连结区域通过该导电二极管指与该输出缓冲器晶体管的漏极区域分隔开。

【技术特征摘要】
2011.07.29 US 13/193,8551.一种集成电路静电放电保护器件，包括：电源导体；导电焊盘；输出缓冲器晶体管，形成在第一布局区域中且耦接在该电源导体和该导电焊盘之间，该输出缓冲器晶体管包括MOSFET栅电极，该MOSFET栅电极耦接为接收控制信号且在衬底上形成有导电栅极指，该导电栅极指将形成在该衬底中的第一导电类型的源极和漏极区域分隔开；以及栅控二极管，形成在与该输出缓冲器晶体管相同的该第一布局区域中且耦接在该电源导体和该导电焊盘之间，该栅控二极管包括导电二极管指和形成在该衬底中的第二导电类型的对应的体连结区域，使得该体连结区域通过该导电二极管指与该输出缓冲器晶体管的漏极区域分隔开，其中，该导电二极管指包括多个导电二极管指，每两个导电二极管指由U形的单个连续的第一导电层形成，并且与该导电栅极指交插且平行，该导电栅极指由与第一导电层分离的单个连续的第二导电层形成。2.如权利要求1所述的集成电路静电放电保护器件，其中该输出缓冲器晶体管包括耦接在该电源导体和该导电焊盘之间的PMOS晶体管，该电源导体是VDD。3.如权利要求1所述的集成电路静电放电保护器件，其中该输出缓冲器晶体管包括耦接在该电源导体和该导电焊盘之间的NMOS晶体管，该电源导体是VSS。4.如权利要求1所述的集成电路静电放电保护器件，其中该输出缓冲器晶体管包括限定漏极侧电阻性元件的部分硅化漏极区域。5.如权利要求1所述的集成电路静电放电保护器件，其中该输出缓冲器晶体管实施有毗接的源极-体连结。6.如权利要求1所述的集成电路静电放电保护器件，其中该栅控二极管实施为由多个导电二极管指限定的多个并联连接的二极管，其中该多个并联连接的二极管中的每个包括该输出缓冲器晶体管固有的栅控二极管以用于传导静电放电电流。7.如权利要求1所述的集成电路静电放电保护器件，其中该栅控二极管由N阱和用作该输出缓冲器晶体管的漏极的P+扩散区之间的P-N结形成。8.如权利要求1所述的集成电路静电放电保护器件，其中该栅控二极管由P阱和用作该输出缓冲器晶体管的漏极的N+扩散区之间的P-N结形成。9.如权利要求1所述的集成电路静电放电保护器件，其中该MOSFET栅电极包括形成有多个导电栅极指的多指型MOSFET栅电极。10.如权利要求1所述的集成电路静电放电保护器件，其中该衬底耦接到该电源导体。11.一种集成电路器件，包括：第一焊盘导体；电源导体；MOSFET晶体管，形成在第一导电类型的衬底区域中，该晶体管包括形成在该衬底区域中的栅电极以及第二导电类型的源极和漏极区域，其中该漏极区域耦接到该第一焊盘导体，该源极区域耦接到该电源导体，该栅电极在该衬底区域上形成有导电栅极指，该导电栅极指分隔开该源极和漏极区...

【专利技术属性】
技术研发人员：M·A·斯托金格，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：