复合集成电路的设计验证方法技术

本发明专利技术提供了一种利用电子设计自动化（ＥＤＡ）工具和设计测试站的组合体、高速和低成本地验证复合集成电路的设计的方法。ＥＤＡ工具和器件模拟器与基于事件的测试系统连接，以便执行原始设计模拟向量和测试台并对测试台和基于事件的测试向量进行修改，一直到得到满意的结果为止。由于ＥＤＡ工具与基于事件的测试系统连接，因此这些修改被捕获，从而产生提供满意结果的最终测试台。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种，更具体地说，本专利技术涉及一种利用电子设计自动化(EDA)工具和基于事件的测试系统(event based test system)的组合体，高速和低成本地评估及验证复合(complex)集成电路例如芯片上系统的设计的方法。
技术介绍
目前，利用高级语言例如Verilog或VHDL以块或子块的形式来描述VLSI设计，并且利用行为门级(gate-level)Verilog/VHDL模拟器来进行模拟。这种模拟的目的是为了在将设计制作成硅集成电路之前，检查其功能和特性。设计验证是复合集成电路设计中最重要和困难的任务之一，这是因为没有充分的功能检验，就不能发现和消除设计上的错误。同时，在产品开发的周期中设计验证是绝对必需的。由于目前设计的模拟速度低而尺寸较大，因此利用目前的工具和方法学几乎不可能完成芯片级的设计验证任务(M.Keating and P. Bricaud，“Reusemethodology manual for system-on-a-chip design”，Kluwer AcademicPublishers，0-7923-8175-0，1998；R.Rajsuman，“System-on-a-ChipDesignand Test”，Artech House Publishers Inc.，ISBN 1-58053-107-5,2000). 这种复合集成电路的一个例子是芯片上系统(SoC)，该集成电路是通过将多个独立VLSI设计(多个芯)接合在一起以便为应用提供全面的功能性而设计的一种集成电路。图1示出了SoC10的一个普通结构的例子，其包括嵌入式存储器12、微处理器芯14和三个专用芯16、18及20、PLL(锁相环)22和TAP(测试入口)24。在该例中，芯片级I/O是在SoC10外周的I/O焊盘框架26上形成的芯片I/O焊盘28。每个芯12、14、16、18和20都包括一个焊盘框架29，而焊盘框架29在其顶部金属层具有电源焊盘的外周上通常包括多个I/O焊盘。设计验证是任何系统设计项目例如以上提到的SoC10设计中最重要的任务之一(R.Rajsuman，“System-on-a-ChipDesign and Test”)。设计验证意指证实系统做了其想要做的事。它实质上提供了对系统操作的信任。验证的目的是为了证实产品确实如预想的那样工作(探究其是否如预想的那样工作)。复合集成电路的设计验证可被认为是对硬件操作的验证，其包括功能性和定时性能。在目前的技术中，可利用扩充行为逻辑及定时模拟；和/或模仿；和/或硬件原型来获得该验证。在集成电路设计以及特殊开发和RTL编码的早期阶段，开发行为模型以便为系统模拟建立测试台。在早期阶段，其目的通常是为了开发一个好的测试序列组，并且确定时间RTL和功能模型的测试事件(cases)。有效的验证取决于测试质量和测试台的完整性、各种模型的抽象级、EDA工具和模拟环境。图2示出了不同抽象级的复合集成电路设计以及今天在每一级(level)所用的验证方法学类型。从最高到最低抽象级，图2示出了特性HDL级41、RTL(寄存器传递语言)级43、门级45和物理设计级46。图2的方框48中列出了对应于这些不同抽象级的验证方法。设计验证战略追随设计级别。首先，以独立的方式检查叶级块的正确性。这些块的功能性检查之后，利用交易类型和数据内容检查块与块之间的接口的正确性。下一步骤是在全芯片模型上运行应用软件或等效测试台。由于软件的应用只能通过软件在运行时间被执行来验证，因此需要软件一硬件共模拟。可在指令集结构(ISA)级、总线功能模型(BFM)级或利用行为C/C++模型来进行共模拟。不同级的模拟速度的近似比较如图3所示。由于共模拟速度较慢，因此目前使用模拟和/或硬件原型。虽然模拟相当昂贵(通常，模拟系统的花费在一百万美元的数量级上)，但是模拟速度比共模拟速度要快得多。模拟可接近实际系统速度(大约为1,000,000周期/秒)的1/100。基于FPGA(现场可编程门阵列)或ASIC(专用集成电路)的硬件原型可提供更快的模拟速度，甚至高达实际系统速度的1/10，但是它比模拟更昂贵，这是因为其需要制作FPGA或ASIC。尽管由工程师进行最佳尝试来得到第一硅全函数(silicon fullfunctional)，但是当在晶片级进行测试时只有大约80％的设计工作正确，而且当第一次置于系统中时有超过半数的错误。其主要原因是缺乏具有足量的实际应用运行的系统级测试。目前的技术中可实施该测试的唯一方式是通过利用FPGA或ASIC的硅原型。目前的产品开发周期的一个例子如图4所示。在阶段51，设计者研究待设计的复合集成电路的需求。根据阶段51的需求，设计者在阶段52确定集成电路的规范。在阶段53的设计入口过程中，利用高级语言例如Verilog/VHDL以块或子块的形式来描述集成电路。在阶段54，通过设计验证55和逻辑/定时模拟56并利用初始测试台58，可进行初始设计评估。实施逻辑模拟的结果是，将建立输入/输出数据文件或VCD(值变更转储)文件59。VCD文件59中的数据是对应于时间长度或延迟即事件格式中的数据的输入和输出事件表。如图4所示，当设计太大时，建立硅原型并在最后系统中对其进行调试是目前唯一有效的方法，它在与扩充验证和共模拟进行比较时是可行的。在图4的阴影面积60中示出了该硅原型制造、验证和缺陷(bug)定位过程。在该过程中，在阶段61，进行制作以得到硅原型63。在阶段62检查所制得的硅原型63是否有任何错误，并且在调试和验证测试65中消除这些错误。今天，可利用集成电路测试器来完成该测试，而所述测试器是一种基于循环的测试系统，该系统具有用于根据循环格式中的测试图形数据产生测试向量的结构。由于基于循环的测试系统不能直接利用在EDA环境下所产生的测试台58或VCD文件59，因此由今天的集成电路测试器所进行的验证会产生不完全和不正确的结果。而且将来自EDA环境的事件格式数据转换成用于基于循环的测试系统的循环格式测试图形数据还需要耗费时间。硅原型63还可通过系统内测试67进行验证，其中硅原型63被当成预定系统的一部分来进行测试。猜想，某一特定的设计是将被安装到蜂窝电话上的芯片，代表芯片的硅原型将安装到蜂窝电话板上并根据蜂窝电话的预定功能和性质进行测试。在系统内验证过程中，将检测错误和发生错误的原因并在阶段69定位设计缺陷。由于该系统内测试需要所设计的芯片的硅原型和具有运行该硅原型的应用软件的系统，因此它不仅花费高而且还耗费时间。在图4的阴影面积60中的硅验证和系统内测试过程中，发现设计错误并确定产生这些错误的原因，通过设计工程师与测试工程师之间的反复相互配合来校正设计错误。随后将达到最终设计71并利用新的测试台75对最终设计71进行逻辑/定时模拟73。然后在硅79上制作该设计并对硅79实施产品测试77。在硅原型的前述过程中，相同的硅可用于最初几个缺陷，而无新的硅运行。然而，决定何时用硅原型是一个重要的决定，因为采用硅原型是一种昂贵的主张。在硅原型中要考虑以下因素(1)递减验证和共模拟中的缺陷率。当基本缺陷消除时，需要扩展应用运行来发现其它缺陷。扩展时间内共模拟和模拟不能运本文档来自技高网...

【技术保护点】
一种验证复合集成电路（ＩＣ）的设计的方法，其中设计过程是在电子设计自动化（ＥＤＡ）的环境下完成的，该方法包括以下步骤：根据在ＥＤＡ环境下产生的集成电路设计数据建立原型硅；通过基于事件的测试系统将由集成电路设计数据衍生的基于事件的测试 向量施加到原型硅上，并评估原型硅的响应输出；通过事件测试系统修改基于事件的测试向量，以便获得来自原型硅的所需的响应输出；以及将被修改的基于事件的测试向量反馈给ＥＤＡ环境，以便修改集成电路设计数据，借此校正集成电路设计数据中的设计错误 。

【技术特征摘要】
JP 2000-9-29 60/237,0011.一种验证复合集成电路(IC)的设计的方法，其中设计过程是在电子设计自动化(EDA)的环境下完成的，该方法包括以下步骤根据在EDA环境下产生的集成电路设计数据建立原型硅；通过基于事件的测试系统将由集成电路设计数据衍生的基于事件的测试向量施加到原型硅上，并评估原型硅的响应输出；通过事件测试系统修改基于事件的测试向量，以便获得来自原型硅的所需的响应输出；以及将被修改的基于事件的测试向量反馈给EDA环境，以便修改集成电路设计数据，借此校正集成电路设计数据中的设计错误。2.如权利要求1所述的验证复合集成电路的设计的方法，其特征在于还包括通过软件接口使包括模拟器的EDA工具与基于事件的测试系统连接的步骤。3.如权利要求1所述的验证复合集成电路的设计的方法，其特征在于还包括通过在集成电路设计数据中产生的测试台抽取事件格式数据的步骤。4.如权利要求3所述的验证复合集成电路的设计的方法，其特征在于所述抽取事件格式数据的步骤包括利用模拟器执行测试台并从由模拟器产生的值变更转储文件中抽取事件格式数据的步骤。5.如权利要求3所述的验证复合集成电路的设计的方法，其特征在于还包括以下步骤将所抽取的事件数据安装到事件测试系统中并由基于事件的测试系统利用所抽取的事件数据产生基于事件的测试向量，以便将测试向量施加到原型硅上。6.如权利要求1所述的验证复合集成电路的设计的方法，其特征在于还包括根据修改后的来自基于事件测试系统的基于事件的测试向量，创立新的测试台的步骤。7.如权利要求1所述的验证复合集成电路的设计的方法，其特征在于所述EDA工具包括用于观察和编辑来自在集成电路设计数据中创立的测试台的波形的装置。8.如权利要求1所述的验证复合集成电路的设计的方法，其特征在于所述基于事件的测试系统包括用于观察和编辑从在集成电路设计数据中创立的测试台中抽取的基于事件测试向量的波形的装置，以及用于改变施加到原型硅上的基于事件的测试向量的时钟速率和事件定时数据的装置。9.一种验证复合集成电路(IC)的设计的方法，其中设计过程是在电子设计自动化(EDA)的环境下完成的，该方法包括以下步骤根据在EDA环境下产生的集成电路设计数据建立原型硅；使包括模拟器的EDA工具与基于事件的测试系统连接；从数据文件中抽取事件格式数据，该数据文件是通过由模拟器执行集成电路设计数据中产生的测试台而建立的；将所抽取的事件数据安装到事件测试系统中并由基于事件的测试系统利用事件数据产生基于事件的测试向量；将基于事件的测试向量施加到原型硅上并评估原型硅的响应输出；通过事件测试系统修改基于事件的测试向量，以便获得来自原型硅的所需的响应输出；以及将被修改的基于事件的测试向量反馈给EDA工具，以便修改设计数据，借此校正设计数据中的设计错误；由此无需进行硅原型的系统内测试，即可验证集成电路的设计。10.一种验证复合集成电路(IC)的...

【专利技术属性】
技术研发人员：矢元裕明，罗基特拉尤斯曼，
申请(专利权)人：株式会社鼎新，
类型：发明
国别省市：JP[日本]