具有多阈值电压的半导体器件制造技术

提供了一种具有多阈值电压的半导体器件，所述半导体器件包括位于半导体基底上的有源区、位于单独的对应的有源区上的栅极结构以及在半导体基底中位于单独的对应的栅极结构的相对侧上的源极/漏极区。每个单独的栅极结构包括顺序堆叠的高介电层、第一逸出功金属层、具有比第一逸出功金属层低的逸出功的第二逸出功金属层和栅极金属层。栅极结构的第一逸出功金属层具有不同的厚度，从而栅极结构包括最大栅极结构，其中最大栅极结构的第一逸出功金属层具有第一逸出功金属层中的最大厚度。最大栅极结构包括位于最大栅极结构的高介电层上的覆盖层，其中，覆盖层包括一种或更多种杂质元素。

【技术实现步骤摘要】
具有多阈值电压的半导体器件本申请要求于2017年12月19日在韩国知识产权局提交的第10-2017-0175340号韩国专利申请的权益，该韩国专利申请的公开内容通过引用全部包含于此。
专利技术构思涉及半导体器件，并且更具体地涉及具有多阈值电压的半导体器件。
技术介绍
为了构造成执行各种功能，半导体器件可以包括多个金属氧化物半导体(MOS)晶体管，所述MOS晶体管具有多个阈值电压(即，多阈值电压)。制造具有多阈值电压的半导体器件可以包括在不影响制造工艺的情况下在基底上可靠地形成具有不同逸出功的多个栅极结构。
技术实现思路
专利技术构思可以提供包括具有不同逸出功的栅极结构的半导体器件，所述栅极结构在不影响制造工艺的情况下可靠地提供(“形成”)，从而具有多阈值电压。根据一些示例实施例，半导体器件可以包括位于半导体基底上的多个有源区、位于多个有源区中的单独的对应的有源区上的多个栅极结构以及位于半导体基底中的多个源极/漏极区，所述多个源极/漏极区位于多个栅极结构中的单独的对应的栅极结构的相对侧上。多个栅极结构中的每个单独的栅极结构可以包括顺序堆叠的高介电层、第一逸出功金属层、具有比第一逸出功金属层低的逸出功的第二逸出功金属层和栅极金属层。多个栅极结构的第一逸出功金属层可以具有不同的厚度，从而多个栅极结构包括最大栅极结构，所述最大栅极结构的第一逸出功金属层具有多个栅极结构中的第一逸出功金属层中的最大厚度。所述最大栅极结构还可以包括位于最大栅极结构的高介电层上的覆盖层，所述覆盖层包括一种或更多种杂质元素。根据一些示例实施例，半导体器件可以包括包含第一有源区至第三有源区的半导体基底、位于第一有源区上的第一栅极结构、位于第二有源区上的第二栅极结构、位于第三有源区上的第三栅极结构以及位于半导体基底中的多个源极/漏极区，所述多个源极/漏极区位于第一栅极结构至第三栅极结构中的单独的对应的栅极结构的相对侧上。第一栅极结构可以包括顺序堆叠的第一高介电层、第一逸出功金属层、具有比第一逸出功金属层低的逸出功的第二逸出功金属层和第一栅极金属层。第二栅极结构可以包括顺序堆叠的与第一高介电层具有共同的材料的第二高介电层、与第一逸出功金属层具有共同的材料且具有比第一逸出功金属层大的厚度的第三逸出功金属层、与第二逸出功金属层具有共同的材料的第四逸出功金属层以及第二栅极金属层。第三栅极结构可以包括顺序堆叠的与第二高介电层具有共同的材料的第三高介电层、包括一种或更多种杂质元素的覆盖层、与第三逸出功金属层具有共同的材料且具有比第三逸出功金属层大的厚度的第五逸出功金属层、与第四逸出功金属层具有共同的材料的第六逸出功金属层以及第三栅极金属层。根据一些示例实施例，半导体器件可以包括第一晶体管、第二晶体管和第三晶体管。第一晶体管可以包括第一鳍型有源区、位于第一鳍型有源区上的第一沟槽、位于第一沟槽的内壁上的第一高介电层、在第一沟槽中位于第一高介电层上的第一逸出功金属层、位于第一逸出功金属层上并且具有比第一逸出功金属层低的逸出功的第二逸出功金属层。第二晶体管可以包括第二鳍型有源区、位于第二鳍型有源区上的第二沟槽、位于第二沟槽的内壁上的第二高介电层、在第二沟槽中位于第二高介电层上且具有比第一逸出功金属层大的厚度的第三逸出功金属层、位于第三逸出功金属层上并且具有比第三逸出功金属层低的逸出功的第四逸出功金属层。第三晶体管可以包括第三鳍型有源区、位于第三鳍型有源区上的第三沟槽、沿着第三沟槽的内壁的第三高介电层、在第三沟槽中位于第三高介电层上且包括杂质元素的覆盖层、位于覆盖层上且具有比第三逸出功金属层大的厚度的第五逸出功金属层、位于第五逸出功金属层上并且具有比第五逸出功金属层低的逸出功的第六逸出功金属层。附图说明通过下面结合附图进行的详细描述，将更清楚地理解专利技术构思的示例实施例，在附图中：图1是示出根据专利技术构思的一些示例实施例的半导体器件的剖视图；图2是示出根据专利技术构思的一些示例实施例的半导体器件的剖视图；图3是示出根据专利技术构思的一些示例实施例的半导体器件的剖视图；图4是示出根据专利技术构思的一些示例实施例的半导体器件的剖视图；图5和图6是分别示出图4的第一晶体管和第四晶体管的透视图；图7是示出根据专利技术构思的一些示例实施例的半导体器件的剖视图；图8是示出根据专利技术构思的一些示例实施例的半导体器件的栅极堆叠阵列的剖视图；图9是示出根据专利技术构思的一些示例实施例的半导体器件的栅极堆叠阵列的剖视图；图10是示出根据专利技术构思的一些示例实施例的半导体器件的栅极堆叠阵列的剖视图；图11是示出根据专利技术构思的一些示例实施例的半导体器件的栅极堆叠阵列的剖视图；图12、图13、图14、图15、图16、图17、图18、图19、图20和图21是示出根据专利技术构思的一些示例实施例的制造半导体器件的方法的剖视图；以及图22、图23、图24、图25和图26是示出根据专利技术构思的一些示例实施例的制造半导体器件的方法的剖视图。具体实施方式在专利技术构思的一些示例实施例中，包括栅极结构的金属栅电极的有效逸出功是由包括金属栅电极的材料的类型和制造工艺来确定(或调整)的参数，并且可以影响晶体管(即，金属氧化物半导体(MOS)晶体管)的阈值电压。具体材料(即，金属层)的逸出功是当材料中的电子最初位于费米能级时将电子从材料的原子(元素)释放到真空所需的能量值，并且逸出功表示材料的固有属性，并且可以影响晶体管的阈值电压。因此，在下面的描述中，可以以相同的含义使用有效逸出功和逸出功。图1是示出根据专利技术构思的一些示例实施例的半导体器件SD1的剖视图。详细地，半导体器件SD1可以包括具有不同有效逸出功并因此具有不同的阈值电压的多个晶体管，即，第一晶体管TR1至第四晶体管TR4。半导体器件SD1可以是集成电路半导体器件。在一些示例实施例中，为了方便，半导体器件SD1被描述为包括四个晶体管TR1至TR4，但是半导体器件SD1可以包括更少或更多的晶体管。第一晶体管TR1至第四晶体管TR4可以是MOS晶体管。第一晶体管TR1至第四晶体管TR4可以是平面型晶体管。第一晶体管TR1至第四晶体管TR4可以在半导体基底100上实施。半导体基底100可以是单晶硅基底。半导体基底100可以是绝缘体上硅(SOI)基底、锗基底、绝缘体上锗(GOI)基底、硅锗基底或通过执行选择性外延生长(SEG)获得的外延薄膜的基底。半导体基底100可以包括第一导电类型(例如，P型)阱区或第二导电类型(例如，N型)阱区，其中第二导电类型是与第一导电类型相反的类型。第一晶体管TR1可以包括位于半导体基底100的第一有源区ACT1上的第一栅极结构GS1以及形成在半导体基底100中位于第一栅极结构GS1的两侧上的第一源极/漏极区103。第一有源区ACT1可以由第一隔离层101来限定。第一栅极结构GS1可以包括第一界面层115、第一高介电层130、第一逸出功金属层140、第二逸出功金属层150和第一栅极金属层160。第一逸出功金属层140、第二逸出功金属层150和第一栅极金属层160构成第一金属栅电极GE1。第一栅极结构GS1可以包括第一金属栅电极GE1以及堆叠在第一金属栅电极GE1与第一有源区ACT1之间的第一界面层115和第一高介电层130。第二逸出功金属层150可以包括具有比第本文档来自技高网...

【技术保护点】
1.一种半导体器件，所述半导体器件包括：多个有源区，位于半导体基底上；多个栅极结构，位于所述多个有源区中的单独的对应的有源区上，所述多个栅极结构中的每个单独的栅极结构包括顺序堆叠的高介电层、第一逸出功金属层、具有比第一逸出功金属层低的逸出功的第二逸出功金属层和栅极金属层；以及多个源极/漏极区，位于半导体基底中，所述多个源极/漏极区位于所述多个栅极结构的单独的对应的栅极结构的相对侧上，其中，所述多个栅极结构的第一逸出功金属层具有不同的厚度，从而所述多个栅极结构包括最大栅极结构，所述最大栅极结构的第一逸出功金属层具有所述多个栅极结构中的第一逸出功金属层中的最大厚度，以及其中，最大栅极结构还包括位于最大栅极结构的高介电层上的覆盖层，所述覆盖层包括一种或更多种杂质元素。

【技术特征摘要】
2017.12.19 KR 10-2017-01753401.一种半导体器件，所述半导体器件包括：多个有源区，位于半导体基底上；多个栅极结构，位于所述多个有源区中的单独的对应的有源区上，所述多个栅极结构中的每个单独的栅极结构包括顺序堆叠的高介电层、第一逸出功金属层、具有比第一逸出功金属层低的逸出功的第二逸出功金属层和栅极金属层；以及多个源极/漏极区，位于半导体基底中，所述多个源极/漏极区位于所述多个栅极结构的单独的对应的栅极结构的相对侧上，其中，所述多个栅极结构的第一逸出功金属层具有不同的厚度，从而所述多个栅极结构包括最大栅极结构，所述最大栅极结构的第一逸出功金属层具有所述多个栅极结构中的第一逸出功金属层中的最大厚度，以及其中，最大栅极结构还包括位于最大栅极结构的高介电层上的覆盖层，所述覆盖层包括一种或更多种杂质元素。2.如权利要求1所述的半导体器件，其中，所述多个有源区为平面型有源区。3.如权利要求1所述的半导体器件，其中，所述多个有源区包括多个鳍型有源区。4.如权利要求3所述的半导体器件，其中，所述多个栅极结构中的每个在所述多个鳍型有源区中的单独的对应的鳍型有源区上位于单独的对应的沟槽中。5.如权利要求1所述的半导体器件，其中，所述多个栅极结构还包括位于半导体基底与所述多个栅极结构的高介电层之间的界面层。6.如权利要求1所述的半导体器件，其中，覆盖层包括金属层，金属层包括硅元素。7.如权利要求6所述的半导体器件，其中，所述多个栅极结构还包括位于最大栅极结构的覆盖层与高介电层之间的逸出功控制层。8.如权利要求1所述的半导体器件，其中，最大栅极结构的高介电层具有比所述多个栅极结构中的其余的高介电层低的氮浓度。9.如权利要求1所述的半导体器件，其中，所述多个栅极结构中的高介电层中的至少一个高介电层包括逸出功控制材料。10.如权利要求1所述的半导体器件，其中，基于源极/漏极区的与所述多个栅极结构的除了最大栅极结构之外的有限部分对应的有限部分具有第一导电类型，所述多个栅极结构的所述有限部分具有第一导电类型，以及基于与最大栅极结构对应的源极/漏极区具有与第一导电类型相反的第二导电类型，最大栅极结构具有第二导电类型。11.一种半导体器件，所述半导体器件包括：半导体基底，包括第一有源区至第三有源区；第一栅极结构，位于第一有源区上，第一栅极结构包括顺序堆叠的第一高介电层、第一逸出功金属层、具有比第一逸出功金属层低的逸出功第二逸出功金属层和第一栅极金属层；第二栅极结构，位于第二有源区上，第二栅极结构包括顺序堆叠的与第一高介电层具有共同的材料的第二高介电层、与第一逸出功金属层具有共同的材料并且具有比第一逸出功金属层大的厚度的第三逸出功金属层、与第二逸出功金属层具有共同的材料的第四逸出功金属层和第二栅极金属层；第三栅极结构，位于第三有...

【专利技术属性】
技术研发人员：宋在烈，金完敦，裴洙瀯，李东洙，李钟汉，丁炯硕，玄尚镇，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR