用于高级集成电路结构制造的替换栅极结构制造技术

本公开的实施例属于高级集成电路结构制造的领域，并且具体而言属于10纳米节点和更小的集成电路结构制造和所得结构的领域。在示例中，一种集成电路结构包括鳍状物。隔离结构围绕所述下鳍状物部分，所述隔离结构包括具有顶表面的绝缘材料、以及所述绝缘材料的所述顶表面的部分上的半导体材料，其中所述半导体材料与所述鳍状物分开。栅极电介质层在所述上鳍状物部分的顶部之上并与所述上鳍状物部分的侧壁横向相邻，所述栅极电介质层进一步在所述绝缘材料的所述顶表面的所述部分上的所述半导体材料上。栅极电极在所述栅极电介质层之上。

Replacement Gate Structure for Advanced Integrated Circuit Structures Manufacturing

The embodiments of the present disclosure belong to the field of advanced integrated circuit structure manufacturing, and in particular to the field of 10 Nano-node and smaller integrated circuit structure manufacturing and resulting structures. In an example, an integrated circuit structure includes fins. The isolation structure is surrounded by the lower fin part, which comprises an insulating material having a top surface and a semiconductor material on the top surface part of the insulating material, wherein the semiconductor material is separated from the fin part. The gate dielectric layer is transversely adjacent to the top of the upper fin part and the lateral wall of the upper fin part, and further on the semiconductor material on the top surface of the insulating material. The gate electrode is above the gate dielectric layer.

【技术实现步骤摘要】
用于高级集成电路结构制造的替换栅极结构相关申请的交叉引用本申请要求于2017年11月30日提交的题为“ADVANCEDINTEGRATEDCIRCUITSTRUCTUREFABRICATION”的美国临时申请No.62/593,149的权益，由此通过引用方式将该美国临时申请的全部内容并入本文。
本公开的实施例处于高级集成电路结构制造的领域，并且具体而言，10纳米节点和更小的集成电路结构制造和所得结构的领域。
技术介绍
过去几十年来，集成电路中特征的缩放已经成为不断成长的半导体行业背后的驱动力。缩放到越来越小的特征能够使半导体芯片的有限占地面积上的功能单元的密度增大。例如，缩小晶体管尺寸允许在芯片上并入增大数量的存储器或逻辑器件，从而带来具有更大容量的产品的制造。然而，对越来越大容量的驱动并非没有问题。优化每个器件性能的必要性变得越来越重要。常规和当前已知制造工艺中的变化性可能会限制将它们进一步扩展到10纳米节点或亚10纳米节点范围的可能性。因此，将来技术节点所需的功能部件的制造可能需要在当前制造工艺中引入新方法或整合新技术，或者用其取代当前制造工艺。附图说明图1A示出了在形成在层间电介质(ILD)层上的硬掩模材料层的沉积之后，但在其图案化之前的起始结构的截面图。图1B示出了在通过间距减半对硬掩模层进行图案化之后的图1A的结构的截面图。图2A是根据本公开的实施例的用于制造半导体鳍状物的间距四分方式的示意图。图2B示出了根据本公开的实施例的使用间距四分方式制造的半导体鳍状物的截面图。图3A是根据本公开的实施例的用于制造半导体鳍状物的融合鳍状物间距四分方式的示意图。图3B示出了根据本公开的实施例的使用融合鳍状物间距四分方式制造的半导体鳍状物的截面图。图4A-图4C示出了根据本公开的实施例的表示在制造多个半导体鳍状物的方法中的各种操作的截面图。图5A示出了根据本公开的实施例的通过三层沟槽隔离结构分隔的半导体鳍状物对的截面图。图5B示出了根据本公开的另一实施例的通过另一个三层沟槽隔离结构分隔的另一半导体鳍状物对的截面图。图6A-图6D示出了根据本公开的实施例的在制造三层沟槽隔离结构时的各种操作的截面图。图7A-图7E示出了根据本公开的实施例的制造集成电路结构的方法中的各种操作的倾斜三维截面图。图8A-图8F示出了根据本公开的实施例的针对制造集成电路结构的方法中的各种操作的沿图7E的a-a’轴截取的略微投影截面图。图9A示出了根据本公开的实施例的针对包括永久栅极堆叠体和外延源极或漏极区的集成电路结构的沿图7E的a-a’轴截取的略微投影截面图。图9B示出了根据本公开的实施例的针对包括外延源极或漏极区和多层沟槽隔离结构的集成电路结构的沿图7E的b-b’轴截取的截面图。图10示出了根据本公开的实施例的在源极或漏极位置截取的集成电路结构的截面图。图11示出了根据本公开的实施例的在源极或漏极位置截取的另一集成电路结构的截面图。图12A-图12D示出了根据本公开的实施例的在源极或漏极位置截取并且表示制造集成电路结构的方法中的各种操作的截面图。图13A和图13B示出了根据本公开的实施例的表示对用于形成局部隔离结构的具有多栅极间隔的鳍状物的图案化的方法中的各种操作的平面图。图14A-图14D示出了根据本公开的另一实施例的表示对用于形成局部隔离结构的具有单栅极间隔的鳍状物的图案化的方法中的各种操作的平面图。图15示出了根据本公开的实施例的具有带有用于局部隔离的多栅极间隔的鳍状物的集成电路结构的截面图。图16A示出了根据本公开的另一实施例的带有用于局部隔离的单栅极间隔的鳍状物的集成电路结构的截面图。图16B示出了根据本公开的实施例的显示可以形成鳍状物隔离结构以取代栅极电极的位置的截面图。图17A-图17C示出了根据本公开的实施例的针对使用鳍状物修剪隔离方式制造的鳍状物切口的各种深度可能性。图18示出了根据本公开的实施例的显示鳍状物内的鳍状物切口的局部位置的深度与较宽位置的深度相对比的可能选项的平面图和沿a-a’轴截取的对应截面图。图19A和图19B示出了根据本公开的实施例的选择具有宽切口的鳍状物的端部处的鳍状物端部应力源位置的方法中的各种操作的截面图。图20A和图20B示出了根据本公开的实施例的选择具有局部切口的鳍状物的端部处的鳍状物端部应力源位置的方法中的各种操作的截面图。图21A-图21M示出了根据本公开的实施例的制造具有差异化鳍状物端部电介质插塞的集成电路结构的方法中的各种操作的截面图。图22A-图22D示出了根据本公开的实施例的PMOS鳍状物端部应力源电介质插塞的示例性结构的截面图。图23A示出了根据本公开的另一实施例的具有鳍状物端部应力诱发特征的另一半导体结构的截面图。图23B示出了根据本公开的另一实施例的具有鳍状物端部应力诱发特征的另一半导体结构的截面图。图24A示出了根据本公开的实施例的具有单轴拉伸应力的鳍状物的倾斜视图。图24B示出了根据本公开的实施例的具有单轴压缩应力的鳍状物的倾斜视图。图25A和图25B示出了根据本公开的实施例的表示对用于在选择栅极线切口位置形成局部隔离结构的具有单栅极间隔的鳍状物的图案化的方法中的各种操作的平面图。图26A-图26C示出了根据本公开的实施例的针对图25B的结构的各个区域的用于多切口和鳍状物修剪隔离(FTI)局部鳍状物切口位置和仅多切口位置的电介质插塞的各种可能性的截面图。图27A示出了根据本公开的实施例的具有带有延伸到栅极线的电介质间隔体中的电介质插塞的栅极线切口的集成电路结构的平面图和对应截面图。图27B示出了根据本公开的另一实施例的具有带有延伸到栅极线的电介质间隔体之外的电介质插塞的栅极线切口的集成电路结构的平面图和对应截面图。图28A-图28F示出了根据本公开的另一实施例的制造具有带有电介质插塞的栅极线切口的集成电路结构的方法中的各种操作的截面图，所述电介质插塞具有延伸到栅极线的电介质间隔体之外的上部部分和延伸到栅极线电介质间隔体中的下部部分。图29A-图29C示出了根据本公开的实施例的在永久栅极堆叠体的底部的部分处具有残余虚设栅极材料的集成电路结构的平面图和对应截面图。图30A-图30D示出了根据本公开的另一实施例的制造在永久栅极堆叠体的底部的部分处具有残余虚设栅极材料的集成电路结构的方法中的各种操作的截面图。图31A示出了根据本公开的实施例的具有铁电或反铁电栅极电介质结构的半导体器件的截面图。图31B示出了根据本公开的另一实施例的具有铁电或反铁电栅极电介质结构的另一半导体器件的截面图。图32A示出了根据本公开的实施例的处于半导体鳍状物对之上的多个栅极线的平面图。图32B示出了根据本公开的实施例的沿图32A的a-a’轴截取的截面图。图33A示出了根据本公开的实施例的NMOS器件对和PMOS器件对的截面图，NMOS器件对具有基于经调制的掺杂的差异化电压阈值，PMOS器件对具有基于经调制的掺杂的差异化电压阈值。图33B示出了根据本公开的另一实施例的NMOS器件对和PMOS器件对的截面图，NMOS器件对具有基于差异化栅极电极结构的差异化电压阈值，PMOS器件对具有基于差异化栅极电极结构的差异化电压阈值。图34A示出了根据本公开的实施例的三个NMOS器件和三个P本文档来自技高网...

【技术保护点】
1.一种集成电路结构，包括：从半导体衬底突出的鳍状物，所述鳍状物具有下鳍状物部分和上鳍状物部分，所述上鳍状物部分具有顶部和侧壁；围绕所述下鳍状物部分的隔离结构，所述隔离结构包括具有顶表面的绝缘材料、以及所述绝缘材料的所述顶表面的部分上的半导体材料，其中，所述半导体材料与所述鳍状物分开；栅极电介质层，其在所述上鳍状物部分的顶部之上并与所述上鳍状物部分的侧壁横向相邻，所述栅极电介质层进一步在所述绝缘材料的所述顶表面的所述部分上的所述半导体材料上；栅极电极，其在处于所述上鳍状物部分的顶部之上并与所述上鳍状物部分的侧壁横向相邻的所述栅极电介质层之上，所述栅极电极进一步在所述绝缘材料的所述顶表面的所述部分上的所述半导体材料上的所述栅极电介质层之上；与所述栅极电极的第一侧相邻的第一源极或漏极区；以及与所述栅极电极的第二侧相邻的第二源极或漏极区，所述第二侧与所述第一侧相对。

【技术特征摘要】
2017.11.30 US 62/593,149;2017.12.30 US 15/859,3541.一种集成电路结构，包括：从半导体衬底突出的鳍状物，所述鳍状物具有下鳍状物部分和上鳍状物部分，所述上鳍状物部分具有顶部和侧壁；围绕所述下鳍状物部分的隔离结构，所述隔离结构包括具有顶表面的绝缘材料、以及所述绝缘材料的所述顶表面的部分上的半导体材料，其中，所述半导体材料与所述鳍状物分开；栅极电介质层，其在所述上鳍状物部分的顶部之上并与所述上鳍状物部分的侧壁横向相邻，所述栅极电介质层进一步在所述绝缘材料的所述顶表面的所述部分上的所述半导体材料上；栅极电极，其在处于所述上鳍状物部分的顶部之上并与所述上鳍状物部分的侧壁横向相邻的所述栅极电介质层之上，所述栅极电极进一步在所述绝缘材料的所述顶表面的所述部分上的所述半导体材料上的所述栅极电介质层之上；与所述栅极电极的第一侧相邻的第一源极或漏极区；以及与所述栅极电极的第二侧相邻的第二源极或漏极区，所述第二侧与所述第一侧相对。2.根据权利要求1所述的集成电路结构，其中，所述绝缘材料的所述顶表面的所述部分上的所述半导体材料包括多晶硅。3.根据权利要求1所述的集成电路结构，其中，所述绝缘材料的所述顶表面具有凹形下陷，并且其中，所述半导体材料在所述凹形下陷中。4.根据权利要求1所述的集成电路结构，其中，所述隔离结构包括沿所述绝缘材料的底部和侧壁的第二绝缘材料。5.根据权利要求4所述的集成电路结构，其中，所述第二绝缘材料沿所述绝缘材料的所述侧壁的部分具有高于所述绝缘材料的最上表面的顶表面。6.根据权利要求5所述的集成电路结构，其中，所述第二绝缘材料的顶表面高于所述半导体材料的最上表面。7.根据权利要求1所述的集成电路结构，其中，所述绝缘材料的所述顶表面的所述部分上的所述半导体材料不延伸超过所述栅极电介质层。8.根据权利要求1所述的集成电路结构，还包括：沿所述栅极电极的所述第一侧的第一电介质间隔体；以及沿所述栅极电极的所述第二侧的第二电介质间隔体。9.根据权利要求8所述的集成电路结构，其中，所述栅极电介质层进一步沿所述第一电介质间隔体和所述第二电介质间隔体的侧壁延伸。10.根据权利要求1所述的集成电路结构，其中，所述栅极电极包括功函数层。11.根据权利要求10所述的集成电路结构，其中，所述功函数层包括钛和氮。12.根据权利要求10所述的集成电路结构，其中，所述功函数层包括钛、铝、碳和氮。13.根据权利要求10所述的集成电路结构，其中，所述栅极电极还包括所述功函数层之上的导电填充金属层。14.根据权利要求13所述的集成电路结构，其中，所述导电填充金属层包括钨。15.根据权利要求14所述的...

【专利技术属性】
技术研发人员：B·何，S·亚罗维亚尔，J·S·莱布，M·L·哈藤多夫，C·P·奥特，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US