用于先进集成电路结构制造的沟槽隔离制造技术

用于先进集成电路结构制造的沟槽隔离。本公开的实施例在先进集成电路结构制造，并且特别是10纳米节点和更小的集成电路结构制造以及得到的结构的领域中。在示例中，一种集成电路结构包括包括硅的鳍片，所述鳍片具有下鳍片部分和上鳍片部分。第一绝缘层直接在鳍片的下鳍片部分的侧壁上，其中第一绝缘层是包括硅和氧的非掺杂绝缘层。第二绝缘层直接在第一绝缘层上，第一绝缘层直接在鳍片的下鳍片部分的侧壁上，第二绝缘层包括硅和氮。电介质填充材料与直接在第一绝缘层上的第二绝缘层直接侧向相邻，第一绝缘层直接在鳍片的下鳍片部分的侧壁上。

Groove Isolation for Advanced Integrated Circuit Structures Manufacturing

Groove isolation for advanced integrated circuit fabrication. The embodiments of the present disclosure are in the field of advanced integrated circuit structure manufacturing, especially in the field of 10 Nano-node and smaller integrated circuit structure manufacturing and resulting structures. In an example, an integrated circuit structure includes a silicon fin having a lower fin portion and an upper fin portion. The first insulating layer is directly on the side wall of the lower fin portion of the fin, and the first insulating layer is a non-doped insulating layer comprising silicon and oxygen. The second insulating layer is directly on the first insulating layer, the first insulating layer is directly on the side wall of the lower fin part of the fin, and the second insulating layer includes silicon and nitrogen. The dielectric filling material is directly laterally adjacent to the second insulating layer directly on the first insulating layer, and the first insulating layer is directly on the side wall of the lower fin part of the fin.

【技术实现步骤摘要】
用于先进集成电路结构制造的沟槽隔离相关申请的交叉引用本申请主张提交于2017年11月30日的题为“ADVANCEDINTEGRATEDCIRCUITSTRUCTUREFABRICATION（先进集成电路结构制造）”的美国临时申请号62/593,149的权益，藉此将其整个内容通过引用并入到本文中。
本公开的实施例属于先进的集成电路结构制造的领域，并且尤其是10纳米节点以及更小的集成电路结构制造和所得到的结构的领域。
技术介绍
在过去的几十年中，集成电路中的特征的缩放一直是不断发展的半导体行业的驱动力。缩放至越来越小的特征使得能够在半导体芯片的有限基板面上实现增大的功能单元密度。例如，收缩的晶体管大小允许在芯片上并入增大数量的存储器或逻辑器件，从而导致制造具有增大容量的产品。然而，对于不断变大的容量的驱使并不是没有问题的。优化每个器件的性能的必要性变得愈加显著。在常规且当前已知的制造过程中的可变性可能会限制将它们进一步延伸到10纳米节点或亚10纳米节点的范围中的可能性。因此，对于未来技术节点而言所需的功能组件的制造可能要求在当前的制造过程中引入新方法或集成新技术，或者用它们来替代当前的制造过程。附图说明图1A例示了在层间电介质（ILD）层上形成的硬掩模材料层的在沉积之后、但是在图案化之前的开始结构的横截面视图。图1B例示了通过节距二等分来图案化该硬掩模层之后的图1A的结构的横截面视图。图2A是根据本公开的实施例的用于制造半导体鳍片的节距四等分法的示意图。图2B例示了根据本公开的实施例的使用节距四等分法制造的半导体鳍片的横截面视图。图3A是根据本公开的实施例的用于制造半导体鳍片的融合鳍片节距四等分法的示意图。图3B例示了根据本公开的实施例的使用融合鳍片节距四等分法制造的半导体鳍片的横截面视图。图4A-4C是根据本公开的实施例的表示制造多个半导体鳍片的方法中的各种操作的横截面视图。图5A例示了根据本公开的实施例的被三层沟槽隔离结构隔开的一对半导体鳍片的横截面视图。图5B例示了根据本公开的另一实施例的被另一三层沟槽隔离结构隔开的另一对半导体鳍片的横截面视图。图6A-6D例示了根据本公开的实施例的制造三层沟槽隔离结构中的各种操作的横截面视图。图7A-7E例示了根据本公开的实施例的制造集成电路结构的方法中的各种操作的成角度的三维横截面视图。图8A-8F例示了根据本公开的实施例的针对制造集成电路结构的方法中的各种操作的沿图7E的a-a'轴截取的稍微投影的横截面视图。图9A例示了根据本公开的实施例的针对包括永久性栅极堆叠和外延源极或漏极区域的集成电路结构的沿图7E的a-a'轴截取的稍微投影的横截面视图。图9B例示了根据本公开的实施例的针对包括外延源极或漏极区域以及多层沟槽隔离结构的集成电路结构的沿图7E的b-b'轴截取的横截面视图。图10例示了根据本公开的实施例的在源极或漏极位置处截取的集成电路结构的横截面视图。图11例示了根据本公开的实施例的在源极或漏极位置处截取的另一集成电路结构的横截面视图。图12A-12D例示了根据本公开的实施例的表示制造集成电路结构中的各种操作并且在源极或漏极位置处截取的横截面视图。图13A和13B例示了根据本公开的实施例的表示具有用于形成局部隔离结构的多栅极间隔的鳍片的图案化方法中的各种操作的平面视图。图14A-14D例示了根据本公开的另一实施例的表示具有用于形成局部隔离结构的单栅极间隔的鳍片的图案化方法中的各种操作的平面视图。图15例示了根据本公开的实施例的具有鳍片的集成电路结构的横截面视图，所述鳍片具有用于局部隔离的多栅极间隔。图16A例示了根据本公开的另一实施例的具有鳍片的集成电路结构的横截面视图，所述鳍片具有用于局部隔离的单栅极间隔。图16B例示了根据本公开的实施例的示出了可以在其处形成鳍片隔离结构来代替栅电极的位置的横截面视图。图17A-17C例示了根据本公开的实施例的针对使用鳍片修整隔离法制造的鳍片切口的各种深度可能性。图18例示了根据本公开的实施例的示出针对鳍片内的鳍片切口的局部位置对比更宽位置的深度的可能选项的平面视图和沿a-a'轴截取的对应横截面视图。图19A和19B例示了根据本公开的实施例的在具有宽切口的鳍片末端处选择鳍片末端应力源位置的方法中的各种操作的横截面视图。图20A和20B例示了根据本公开的实施例的在具有局部切口的鳍片末端处选择鳍片末端应力源位置的方法中的各种操作的横截面视图。图21A-21M例示了根据本公开的实施例的制造具有差异化鳍片末端电介质插塞的集成电路结构的方法中的各种操作的横截面视图。图22A-22D例示了根据本公开的实施例的PMOS鳍片末端应力源电介质插塞的示例性结构的横截面视图。图23A例示了根据本公开的另一实施例的具有鳍片末端应力诱发特征的另一半导体结构的横截面视图。图23B例示了根据本公开的另一实施例的具有鳍片末端应力诱发特征的另一半导体结构的横截面视图。图24A例示了根据本公开的实施例的具有单轴向张应力的鳍片的成角度视图。图24B例示了根据本公开的实施例的具有单轴向压应力的鳍片的成角度视图。图25A和25B例示了根据本公开的实施例的表示图案化具有用于在所选栅极线切口位置中形成局部隔离结构的单栅极间隔的鳍片的方法中的各种操作的平面视图。图26A-26C例示了根据本公开的实施例的针对电介质插塞的各种可能性的横截面视图，所述电介质插塞是用于图25B的结构的各种区域的聚合切口（polycut）和鳍片修整隔离（FTI）局部鳍片切口位置以及仅聚合切口位置。图27A例示了根据本公开的实施例的具有栅极线切口的集成电路结构的平面视图和对应的横截面视图，该栅极线切口具有延伸到栅极线的电介质间隔部中的电介质插塞。图27B例示了根据本公开的另一实施例的具有栅极线切口的集成电路结构的平面视图和对应的横截面视图，该栅极线切口具有延伸超过栅极线的电介质间隔部的电介质插塞。图28A-28F例示了根据本公开的另一实施例的在制造具有带有电介质插塞的栅极线切口的集成电路结构的方法中的各种操作的横截面视图，所述电介质插塞具有延伸超过栅极线的电介质间隔部的上部和延伸到栅极线的电介质间隔部中的下部。图29A-29C例示了根据本公开的实施例的在永久性栅极堆叠的底部的部分处具有残余的虚设栅极材料的集成电路结构的平面视图和对应的横截面视图。图30A-30D例示了根据本公开的另一实施例的制造在永久性栅极堆叠的底部的部分处具有残余的虚设栅极材料的集成电路结构的方法中的各种操作的横截面视图。图31A例示了根据本公开的实施例的具有铁电或反铁电栅极电介质结构的半导体器件的横截面视图。图31B例示了根据本公开的另一实施例的具有铁电或反铁电栅极电介质结构的另一半导体器件的横截面视图。图32A例示了根据本公开的实施例的一对半导体鳍片之上的多个栅极线的平面视图。图32B例示了根据本公开的实施例的沿着图32A的a-a'轴截取的横截面视图。图33A例示了根据本公开的实施例的具有基于调制掺杂的差异化电压阈值的一对NMOS器件以及具有基于调制掺杂的差异化电压阈值的一对PMOS器件的横截面视图。图33B例示了根据本公开的另一实施例的具有基于差异化栅电极结构的差异化电压阈值的一对NMOS器件以及具有基于本文档来自技高网...

【技术保护点】
1.一种集成电路结构，包括：包括硅的鳍片，所述鳍片具有下鳍片部分和上鳍片部分；第一绝缘层，直接在鳍片的下鳍片部分的侧壁上，其中第一绝缘层是包括硅和氧的非掺杂绝缘层；第二绝缘层，直接在第一绝缘层上，第一绝缘层直接在鳍片的下鳍片部分的侧壁上，第二绝缘层包括硅和氮；以及电介质填充材料，与直接在第一绝缘层上的第二绝缘层直接侧向相邻，第一绝缘层直接在鳍片的下鳍片部分的侧壁上。

【技术特征摘要】
2017.11.30 US 62/593149;2017.12.29 US 15/8592861.一种集成电路结构，包括：包括硅的鳍片，所述鳍片具有下鳍片部分和上鳍片部分；第一绝缘层，直接在鳍片的下鳍片部分的侧壁上，其中第一绝缘层是包括硅和氧的非掺杂绝缘层；第二绝缘层，直接在第一绝缘层上，第一绝缘层直接在鳍片的下鳍片部分的侧壁上，第二绝缘层包括硅和氮；以及电介质填充材料，与直接在第一绝缘层上的第二绝缘层直接侧向相邻，第一绝缘层直接在鳍片的下鳍片部分的侧壁上。2.根据权利要求1所述的集成电路结构，其中第一绝缘层包括硅和氧，并且不具有具有大于1E15原子每立方厘米的原子浓度的其他原子种类。3.根据权利要求1所述的集成电路结构，其中第一绝缘层具有在0.5-2纳米的范围中的厚度。4.根据权利要求1所述的集成电路结构，其中第二绝缘层具有在2-5纳米的范围中的厚度。5.根据权利要求1所述的集成电路结构，其中电介质填充材料包括硅和氧。6.根据权利要求1所述的集成电路结构，还包括：在鳍片的上鳍片部分的顶部之上并且与鳍片的上鳍片部分的侧壁侧向相邻的栅电极。7.一种集成电路结构，包括：包括硅的第一鳍片，所述第一鳍片具有下鳍片部分和上鳍片部分以及在下鳍片部分和上鳍片部分之间的区域处的肩状特征；包括硅的第二鳍片，第二鳍片具有下鳍片部分和上鳍片部分以及在下鳍片部分和上鳍片部分之间的区域处的肩状特征；第一绝缘层，包括硅和氧并且不具有具有大于1E15原子每立方厘米的原子浓度的其他原子种类，第一绝缘层直接在第一鳍片的下鳍片部分的侧壁上并且直接在第二鳍片的下鳍片部分的侧壁上，第一绝缘层具有与第一鳍片的肩状特征基本上共面的第一端部，并且第一绝缘层具有与第二鳍片的肩状特征基本上共面的第二端部；第二绝缘层，包括硅和氮，第二绝缘层直接在第一绝缘层上，第一绝缘层直接在第一鳍片的下鳍片部分的侧壁上并且直接在第二鳍片的下鳍片部分的侧壁上；以及电介质填充材料，其与直接在第一绝缘层上的第二绝缘层直接侧向相邻，第一绝缘层直接在第一鳍...

【专利技术属性】
技术研发人员：ML哈滕多夫，C沃德，HM迈尔，T加尼，CP奥思，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US