The various embodiments of the present invention relate to a back source-drain contact for integrated circuit transistor devices and a fabrication method thereof. The integrated circuit transistor is formed on the substrate and in the substrate. Grooves in the substrate are filled at least partially with metallic materials to form source (or drain) contacts embedded in the substrate. The substrate further includes a source (or drain) region above the source (or drain) contacts epitaxially. The substrate further includes a channel region adjacent to the source (or drain) region. A gate dielectric is provided at the top of the channel region and gate electrodes are provided at the top of the gate dielectric. The substrate is preferably silicon on insulator (SOI) type.
【技术实现步骤摘要】
用于集成电路晶体管器件的背侧源极-漏极接触及其制作方法本申请是申请日为2015年01月19日、申请号为201510026032.3、专利技术名称为“用于集成电路晶体管器件的背侧源极-漏极接触及其制作方法”的中国专利技术专利申请的分案申请。
本公开大体上涉及集成电路,并且具体地,涉及具有形成有小节距(pitch)的晶体管的集成电路。
技术介绍
本领域中的技术人员熟知,集成电路尺寸正在不断变小。随着用于制造的技术节点继续缩小,阻碍在晶体管中的短沟道效应(SCE)以及减小金属线的电阻以便达到器件速度性能所要求的性能特性正不断变得更加困难。另外,晶体管布局的节距减小使得难以实现从晶体管上方至源极和漏极区域的电接触。将晶体管制造在绝缘体上硅(SOI)类型(与使用块状半导体衬底相对)的集成电路衬底上是在本领域中已知的。SOI衬底由底部半导体(例如,硅)衬底层、在底部半导体衬底层之上的绝缘(例如,二氧化硅)层、以及在绝缘层之上的顶部半导体(例如,硅或者硅-锗)层形成。晶体管的源极、漏极和沟道形成在顶部半导体层中。由此产生的晶体管通过绝缘材料制成的中间层与衬底的下部分电绝缘。该结构有利地减少有关泄漏电流的问题。进一步的衬底开发已经将居间绝缘层的厚度减小到约50nm以产生供在晶体管制造中使用的衬底,该衬底称为极薄绝缘体上硅(extremelythinsilicononinsulator,ETSOI)衬底。再进一步的衬底开发已经减小了所有衬底层的厚度以产生供在晶体管制造中使用的衬底,该衬底称为超薄本体和埋置氧化物(ultra-thinbodyandburiedoxide,UT ...
【技术保护点】
1.一种集成电路,包括:包括沟槽的衬底;金属材料,所述金属材料至少部分地填充所述沟槽,以在所述衬底内形成源极接触,所述源极接触具有顶表面;外延半导体材料源极区域,所述外延半导体材料源极区域具有位于与所述源极接触的所述顶表面接触的结中的底表面;外延半导体材料沟道区域,位于所述外延半导体材料源极区域附近;栅极电介质,位于所述沟道区域之上;以及栅极电极,位于所述栅极电介质之上。
【技术特征摘要】
2014.06.06 US 14/298,0001.一种集成电路,包括:包括沟槽的衬底;金属材料,所述金属材料至少部分地填充所述沟槽,以在所述衬底内形成源极接触,所述源极接触具有顶表面;外延半导体材料源极区域,所述外延半导体材料源极区域具有位于与所述源极接触的所述顶表面接触的结中的底表面;外延半导体材料沟道区域,位于所述外延半导体材料源极区域附近;栅极电介质,位于所述沟道区域之上;以及栅极电极,位于所述栅极电介质之上。2.根据权利要求1所述的集成电路,其中所述衬底包括绝缘体上硅(SOI)衬底,所述绝缘体上硅(SOI)衬底包括位于基础衬底层和半导体层之间的绝缘体层,其中所述外延半导体材料源极区域从所述半导体层外延生长,并且其中所述外延半导体材料沟道区域从所述半导体层外延生长,并且其中所述沟槽具有延伸穿过所述半导体层并进入所述绝缘体层的深度。3.根据权利要求2所述的集成电路,其中所述沟槽的所述深度进一步延伸穿过所述半导体层和所述绝缘体层并进入所述基础衬底层。4.根据权利要求3所述的集成电路,还包括围绕所述源极接触的电介质材料层,以便使所述源极接触与所述绝缘体层和所述基础衬底层隔离。5.根据权利要求1所述的集成电路,还包括位于所述源极接触的所述顶表面处的硅化物区域,所述外延半导体材料源极区域的所述底表面与所述硅化物区域接触。6.根据权利要求1所述的集成电路,还包括围绕所述源极接触的电介质材料层,以便使所述源极接触与所述衬底隔离。7.根据权利要求6所述的集成电路,还包括电容器,所述电容器具有作为第一电极的所述源极接触和作为电容器电介质的所述电介质材料层。8.根据权利要求1所述的集成电路,其中所述衬底具有底表面并且还包括从所述底表面延伸进入所述衬底中的导电元件。9.根据权利要求1所述的集成电路,还包括从所述栅极电极上方延伸的栅极接触,以与所述栅极电极电接触。10.根据权利要求9所述的集成电路,其中所述栅极接触横向延伸超过所述栅极电极。11.一种方法,包括:形成延伸进入包括绝缘层和半导体层的衬底中的沟槽,其中所述沟槽延伸穿过所述半导体层并且至少部分地进入所述绝缘层中;用金属材...
【专利技术属性】
技术研发人员:J·H·张,W·克利迈耶,
申请(专利权)人:意法半导体公司,
类型:发明
国别省市:美国,US
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