一种叠合封装结构制造技术

本发明专利技术公开一种叠合封装结构，包括引线框架，引线框架具有相对的上表面和下表面，上表面上固定设置有被动元件，引线框架对应被动元件设置有多个引线，下表面上设置有用于容纳半导体芯片的容纳槽，半导体芯片设置于容纳槽内，且半导体芯片的焊点位于远离容纳槽的一侧，半导体芯片与引线框架之间绝缘，通过在引线框架的下表面上设置用于容纳半导体芯片的容纳槽，将半导体芯片设置于容纳槽之内，并将被动元件设置于引线框架的上表面，实现对被动元件及半导体芯片的叠合封装，同时可保护半导体芯片避免受到外界的破坏，减少封装材料的使用，节约生产成本。

【技术实现步骤摘要】
一种叠合封装结构
本专利技术涉及电子产品
，尤其涉及一种叠合封装结构。
技术介绍
在半导体集成电路中，对于半导体集成电路的芯片的位置设置及封装尤为重要，良好的封装可对半导体集成电路的芯片起到安放、固定、密封、保护芯片和增强电热性能的作用。且随着半导体技术的不断发展，对于半导体元器件的封装体积要求越来越小，因此为了适应封装体积越来越小的发展趋势，市场上出现了将多个半导体芯片进行叠合封装的技术。而在这些技术中多为将多个同类型的芯片进行叠合封装，封装要求较高，且封装工艺复杂，容易在封装过程中对芯片造成损伤。
技术实现思路
本专利技术的目的在于：提供一种叠合封装结构，其能够将被动元器件与半导体芯片叠合封装为一体。为达此目的，本专利技术采用以下技术方案：提供一种叠合封装结构，包括引线框架，所述引线框架具有相对的上表面和下表面，所述上表面上固定设置有被动元件，所述引线框架对应所述被动元件设置有多个引线，所述下表面上设置有用于容纳半导体芯片的容纳槽，所述半导体芯片设置于所述容纳槽内，且所述半导体芯片的焊点位于远离所述容纳槽的槽底一侧，所述半导体芯片与所述引线框架之间绝缘。作为一种优选的技术方案，所述半导体芯片的所述焊点与所述引线框架的所述下表面平齐。作为一种优选的技术方案，所述引线由所述引线框架的所述上表面引出至所述下表面上。作为一种优选的技术方案，所述被动元件的焊脚通过导电焊接材料焊接到位于所述上表面的所述引线上。作为一种优选的技术方案，所述半导体芯片通过非导电焊接材料与所述容纳槽的槽底固定连接。作为一种优选的技术方案，所述容纳槽的宽度大于所述半导体芯片的宽度，所述半导体芯片与所述容纳槽的侧面不接触。作为一种优选的技术方案，所述容纳槽的深度大于所述半导体芯片的厚度。作为一种优选的技术方案，所述半导体芯片的侧面与所述容纳槽之间的空隙采用保护材料进行填充。作为一种优选的技术方案，所述保护材料为非导电填充材料，用于进一步的保护所述半导体芯片。作为一种优选的技术方案，所述容纳槽的槽底中部开设贯穿所述引线框架的通孔，所述被动元件位于所述通孔处。本专利技术的有益效果为：通过在引线框架的下表面上设置用于容纳半导体芯片的容纳槽，将半导体芯片设置于容纳槽之内，并将被动元件设置于引线框架的上表面，实现对被动元件及半导体芯片的叠合封装，同时可保护半导体芯片避免受到外界的破坏，减少封装材料的使用，节约生产成本。附图说明下面根据附图和实施例对本专利技术作进一步详细说明。图1为实施例所述叠合封装结构的结构示意图。图中：1、引线框架；101、上表面；102、下表面；2、被动元件；3、半导体芯片；301、焊点；4、导电焊接材料；5、非导电焊接材料；6、非导电填充材料。具体实施方式下面结合附图并通过具体实施方式来进一步说明本专利技术的技术方案。如图1所示，于本实施例中，本专利技术所述的一种叠合封装结构，包括引线框架1，所述引线框架1具有相对的上表面101和下表面102，所述上表面101上固定设置有被动元件2，所述引线框架1对应所述被动元件2设置有多个引线，所述下表面102上设置有用于容纳半导体芯片3的容纳槽，所述半导体芯片3设置于所述容纳槽内，且所述半导体芯片3的焊点301位于远离所述容纳槽的槽底一侧，所述半导体芯片3与所述引线框架1之间绝缘。通过在引线框架1的下表面102上设置用于容纳半导体芯片3的容纳槽，将半导体芯片3设置于容纳槽之内，并将被动元件2设置于引线框架1的上表面101，实现对被动元件2及半导体芯片3的叠合封装。在引线框架1的下表面102上设置容纳槽，并将半导体芯片3设置于容纳槽之内，引线框架1可保护半导体芯片3避免受到外界的破坏，金属材质的引线框架1还能够更好的将半导体芯片3工作过程中产生的热量散发出去。同时，将半导体芯片3设置于引线框架1的下表面102的容纳槽内，可减少封装材料的使用，节约制造成本。优选的，所述半导体芯片3的所述焊点301与所述引线框架1的所述下表面102平齐。半导体芯片3的焊点301与引线框架1的下表面102平齐可便于将叠合封装好的半导体芯片3及被动元件2焊接到PCB板上，可避免半导体芯片3的焊点301与引线框架1不平齐出现的焊接不到位或虚焊的现象，保证了使用该叠合封装结构封装的被动元件2及半导体芯片3在使用时的可靠性。优选的，所述引线由所述引线框架1的所述上表面101引出至所述下表面102上。将与被动元件2的焊脚焊接的引线引至引线框架1的下表面102上，可方便在将叠合封装后的半导体芯片3及被动元件2焊接到PCB板上时对被动元件2的焊接，避免在焊接到PCB板上时出现操作繁复的问题。进一步的，所述被动元件2的焊脚通过导电焊接材料4焊接到位于所述上表面101的所述引线上。通过导电焊接材料4将被动元件2的焊脚焊接到引线框架1的上表面101的引线上，可方便的实现对被动元件2的固定。优选的，所述半导体芯片3通过非导电焊接材料5与所述容纳槽的槽底固定连接。通过非导电焊接材料5将半导体芯片3焊接到容纳槽的槽底上，可方便的对半导体芯片3进行固定。优选的，所述容纳槽的宽度大于所述半导体芯片3的宽度，所述半导体芯片3与所述容纳槽的侧面不接触。容纳槽的宽度大于半导体芯片3的宽度可方便的将半导体芯片3设置于容纳槽内，同时半导体芯片3的侧边不与容纳槽接触可防止容纳槽与半导体芯片3的接触引起的短路，保证了半导体芯片3的使用安全和使用寿命，并使得使用该叠合封装结构的产品生产更方便，对于半导体芯片3的安放要求相对较低，能够实现快速生产，提高生产效率。具体的，所述容纳槽的深度大于所述半导体芯片3的厚度。进一步的，所述半导体芯片3的侧面与所述容纳槽之间的空隙采用保护材料进行填充。更进一步的，所述保护材料为非导电填充材料6，用于进一步的保护所述半导体芯片3。对半导体芯片3与容纳槽之间的空隙采用保护材料进行填充，可加强对半导体芯片3的保护，避免半导体芯片3的脱落以及半导体芯片3与容纳槽接触引起短路。作为一种优选的技术方案，所述容纳槽的槽底中部开设贯穿所述引线框架1的通孔，所述被动元件2位于所述通孔处。通孔的设置可便于半导体芯片3和被动元件2与空气接触，加强散热效果。需要声明的是，上述具体实施方式仅仅为本专利技术的较佳实施例及所运用技术原理，在本专利技术所公开的技术范围内，任何熟悉本
的技术人员所容易想到的变化或替换，都应涵盖在本专利技术的保护范围内。以上通过具体的实施例对本专利技术进行了说明，但本专利技术并不限于这些具体的实施例。本领域技术人员应该明白，还可以对本专利技术做各种修改、等同替换、变化等等。但是，这些变换只要未背离本专利技术的精神，都应在本专利技术的保护范围之内。另外，本申请说明书和权利要求书所使用的一些术语并不是限制，仅仅是为了便于描述。此外，以上多处所述的“一个实施例”、“另一个实施例”等表示不同的实施例，当然也可以将其全部或部分结合在一个实施例中。本文档来自技高网...

【技术保护点】
一种叠合封装结构，其特征在于，包括引线框架，所述引线框架具有相对的上表面和下表面，所述上表面上固定设置有被动元件，所述引线框架对应所述被动元件设置有多个引线，所述下表面上设置有用于容纳半导体芯片的容纳槽，所述半导体芯片设置于所述容纳槽内，且所述半导体芯片的焊点位于远离所述容纳槽的槽底一侧，所述半导体芯片与所述引线框架之间绝缘。

【技术特征摘要】
1.一种叠合封装结构，其特征在于，包括引线框架，所述引线框架具有相对的上表面和下表面，所述上表面上固定设置有被动元件，所述引线框架对应所述被动元件设置有多个引线，所述下表面上设置有用于容纳半导体芯片的容纳槽，所述半导体芯片设置于所述容纳槽内，且所述半导体芯片的焊点位于远离所述容纳槽的槽底一侧，所述半导体芯片与所述引线框架之间绝缘。2.根据权利要求1所述的叠合封装结构，其特征在于，所述半导体芯片的所述焊点与所述引线框架的所述下表面平齐。3.根据权利要求1所述的叠合封装结构，其特征在于，所述引线由所述引线框架的所述上表面引出至所述下表面上。4.根据权利要求1所述的叠合封装结构，其特征在于，所述被动元件的焊脚通过导电焊接材料焊接到位于所述上表面的所述引线上。5.根据权利要求1...

【专利技术属性】
技术研发人员：曹周，徐振杰，
申请(专利权)人：杰群电子科技东莞有限公司，
类型：发明
国别省市：广东,44