半导体器件制造技术

半导体器件包括触发器电路、控制线、第一P型晶体管、第一非易失性存储元件、第二P型晶体管和第一非易失性存储元件。触发器电路具有依次连接有第一反相器电路、包括第一节点第一连接线、第二反相器电路和包括第二节点的第二连接线的环形结构。第一P型晶体管和第一非易失性存储元件在第一节点与控制线之间串联地连接。第二P型晶体管和第一非易失性存储元件在第二节点与控制线之间串联地连接。非易失性存储元件是包括从靠近所述控制线的位置开始依次布置的钉扎层、隧道势垒层和自由层的磁隧道结元件。

semiconductor device

The semiconductor device includes a trigger circuit, a control line, a first P transistor, a first nonvolatile memory element, a second P transistor, and a first nonvolatile memory element. The flip-flop circuit has an annular structure connected in turn with a first inverter circuit including a first node, a first connection line, a second inverter circuit, and a second connecting line including a second node. The first P transistor and the first nonvolatile memory element are connected in series between the first node and the control line. The second P transistor and the first nonvolatile memory element are connected in series between the second node and the control line. The nonvolatile memory element includes a magnetic tunnel junction element that is sequentially arranged from a position close to the control line, a pinned layer, a tunnel barrier layer, and a free layer.

【技术实现步骤摘要】
【国外来华专利技术】半导体器件
本专利技术涉及包括非易失性存储元件和触发器(flip-flop)电路的半导体器件。
技术介绍
包括互补金属氧化物半导体(CMOS)晶体管的半导体集成电路的更高的集成度和更高的运算速度已受到考虑。近年来，从更低的功率消耗的角度考虑了从易失性存储器到非易失性存储器的转换。例如，对将作为易失性存储器的静态随机存储器(SRAM)与作为非易失性存储器的磁隧道结(magnetictunneljunction)元件进行组合的半导体器件的研究已经取得一定进展(例如，参见专利文献1)。引用文献列表专利文献专利文献1：国际公开号WO2009/028298
技术实现思路
然而，在专利文献1中，包括两个P型FET和四个N型FET的SRAM电路与另外两个N型FET和两个磁隧道结元件组合，从而导致整个半导体器件的占用面积增大，这妨碍了小型化。因此，期望提供一种具有适合更高集成度的结构的半导体器件。根据本专利技术的实施例的导体器件包括触发器电路、控制线、第一P型晶体管、第一非易失性存储元件、第二第一导电型晶体管和第二非易失性存储元件。触发器电路具有依次连接有第一反相器电路、第一连接线、第二反相器电路和第二连接线的环形结构。第一连接线包括第一节点，且第二连接线包括第二节点。第一P型晶体管设置在第一节点与控制线之间。第一非易失性存储元件设置在第一节点与控制线之间。第一非易失性存储元件与第一P型晶体管串联地连接。第二第一导电型晶体管设置在第二节点与控制线之间。第二非易失性存储元件设置在第二节点与控制线之间。第二非易失性存储元件与第二P型晶体管串联地连接。第一非易失性存储元件是第一磁隧道结元件或第一电阻变化元件。第一磁隧道结元件包括从靠近控制线的位置开始依次布置的第一钉扎层、第一隧道势垒层和第一自由层。第一电阻变化元件包括从靠近控制线的位置开始依次布置的第一电极层、第一绝缘层和第一离子层。第二非易失性存储元件是第二磁隧道结元件或第二电阻变化元件。第二磁隧道结元件包括从靠近控制线的位置开始依次布置的第二钉扎层、第二隧道势垒层和第二自由层。第二电阻变化元件包括从靠近控制线的位置开始依次布置的第二电极层、第二绝缘层和第二离子层。根据本专利技术的实施例的半导体器件设置有两组在触发器电路与控制线之间串联地连接的P型晶体管和非易失性存储元件的单元。这实现了紧凑的整体结构。此外，每个非易失性存储元件是磁隧道结元件或电阻变化元件，磁隧道结元件和电阻变化元件均包括以预定的次序布置的多个层。因此，当将被从触发器电路存储到非易失性存储元件中的数据从非易失性存储元件重新存储在触发器电路中时，防止了数据反转。根据本专利技术的实施例的另一半导体器件包括触发器电路、控制线、第一第一导电型晶体管、第一非易失性存储元件、第二第一导电型晶体管、第二非易失性存储元件、第一位线、第一第二导电型晶体管、第二位线和第二第二导电型晶体管。触发器电路具有依次连接有第一反相器电路、第一连接线、第二反相器电路和第二连接线的环形结构。第一连接线包括第一节点，且第二连接线包括第二节点。第一第一导电型晶体管设置在第一节点与控制线之间。第一非易失性存储元件设置在第一节点与控制线之间。第一非易失性存储元件与第一第一导电型晶体管串联地连接。第二第一导电型晶体管设置在第二节点与控制线之间。第二非易失性存储元件设置在所述第二节点与所述控制线之间。第二非易失性存储元件与第二第一导电型晶体管串联地连接。第一第二导电型晶体管设置在第一位线与第一连接线之间。第二第二导电型晶体管设置在第二位线与第二连接线之间。第一反相器电路包括并联地连接的第三第一导电型晶体管和第三第二导电型晶体管。第二反相器电路包括并联地连接的第四第一导电型晶体管和第二导电型晶体管。在根据本专利技术的实施例的另一半导体器件，对第一导电型晶体管的数量与第二导电型晶体管的数量进行均衡，这有利于紧凑的整体结构。根据本专利技术的实施例的半导体器件，可以实现更高的集成度。注意，本专利技术的效果不限于上述效果，并可以是在下文中说明的任何效果。附图说明图1是图示了根据本专利技术的第一实施例的半导体器件的构造示例的电路图。图2是图1所示的半导体器件的构造示例的平面图。图3是图1所示的半导体器件的关键部件的构造示例的剖视图。图4A是图1所示的半导体器件的制造方法的过程的平面图。图4B是图4A之后的过程的剖视图。图4C是图4B之后的过程的剖视图。图4D是图4C之后的过程的剖视图。图4E是图4D之后的过程的剖视图。图4F是图4E之后的过程的剖视图。图4G是图4F之后的过程的剖视图。图4H是图4G之后的过程的剖视图。图4J是图4H之后的过程的剖视图。图4K是图4J之后的过程的剖视图。图5A是用于将数据存储到图1所示的半导体器件中的非易失性存储元件中的方法的说明图。图5B是用于将数据存储到图1所示的半导体器件中的非易失性存储元件中的方法的另一说明图。图6是用于读出图1所示的半导体器件中的非易失性存储元件中存储的数据的方法的说明图。图7A是用于将数据存储到作为参考示例的半导体器件中的非易失性存储元件中的方法的说明图。图7B是用于将数据存储到作为参考示例的半导体器件中的非易失性存储元件中的方法的另一说明图。图8是用于读出作为参考示例的半导体器件中的非易失性存储元件中存储的数据的方法的说明图。图9A是图示了根据本专利技术的第一实施例的半导体器件的第一变形例的电路图。图9B是图9A所示的半导体器件的构造示例的平面图。图9C是图9A所示的半导体器件的关键部件的构造示例的剖视图。图10A是图示了根据本专利技术的第二实施例的半导体器件的构造示例的电路图。图10B是图10A所示的半导体器件的关键部件的构造示例的剖视图。图11A是用于将数据存储到图10A和10B所示的半导体器件中的非易失性存储元件中的方法的说明图。图11B是用于将数据存储到图10A和10B所示的半导体器件中的非易失性存储元件中的方法的另一说明图。图12A是图示了根据本专利技术的第二实施例的半导体器件的变形例的电路图。图12B是图12A所示的半导体器件的关键部件的构造示例的剖视图。图13是根据本专利技术的第三实施例的半导体器件的构造示例的剖视图。图14A是图13所示的半导体器件的制造方法的过程的平面图。图14B是图14A之后的过程的剖视图。图14C是图14B之后的过程的剖视图。图15A是根据本专利技术的第四实施例的半导体器件的关键部件的构造示例的剖视图。图15B是图15A所示的半导体器件的关键部件的构造示例的平面图。图16是根据本专利技术的第五实施例的半导体器件的关键部件的构造示例的剖视图。图17是图示了作为另一变形例的半导体器件的构造示例的电路图。具体实施方式下面参考附图按照以下顺序说明本专利技术的一些实施例。1.第一实施例(具有顶钉扎(toppin)结构的MTJ元件的半导体器件)2.第一实施例的第一变形例(改变MTJ元件的布置的变形例)3.第一实施例的第二变形例(以中间电位批量地执行到MTJ元件中的写入的示例)4.第二实施例(具有ReRAM元件的半导体器件)5.第二实施例的变形例(改变ReRAM元件的布置的变形例)6.第三实施例(采用接合结构的半导体器件)7.第四实施例(采用Fin-FET的半导体器件)8.第五实施例(采用纳米线FET的半导体器件)9.另一变本文档来自技高网...

【技术保护点】
一种半导体器件，其包括：触发器电路，其具有环形结构，在所述环形结构中依次连接有第一反相器电路、第一连接线、第二反相器电路和第二连接线，所述第一连接线包括第一节点，所述第二连接线包括第二节点；控制线；第一P型晶体管，其设置在所述第一节点与所述控制线之间；第一非易失性存储元件，其设置在所述第一节点与所述控制线之间，并与所述第一P型晶体管串联地连接；第二P型晶体管，其设置在所述第二节点与所述控制线之间；以及第二非易失性存储元件，其设置在所述第二节点与所述控制线之间，并与所述第二P型晶体管串联地连接，其中，所述第一非易失性存储元件是包括从靠近所述控制线的位置开始依次布置的第一钉扎层、第一隧道势垒层和第一自由层的第一磁隧道结元件，或者是包括从靠近所述控制线的位置开始依次布置的第一电极层、第一绝缘层和第一离子层的第一电阻变化元件，且所述第二非易失性存储元件是包括从靠近所述控制线的位置开始依次布置的第二钉扎层、第二隧道势垒层和第二自由层的第二磁隧道结元件，或者是包括从靠近所述控制线的位置开始依次布置的第二电极层、第二绝缘层和第二离子层的第二电阻变化元件。

【技术特征摘要】
【国外来华专利技术】2014.11.20 JP 2014-2353091.一种半导体器件，其包括：触发器电路，其具有环形结构，在所述环形结构中依次连接有第一反相器电路、第一连接线、第二反相器电路和第二连接线，所述第一连接线包括第一节点，所述第二连接线包括第二节点；控制线；第一P型晶体管，其设置在所述第一节点与所述控制线之间；第一非易失性存储元件，其设置在所述第一节点与所述控制线之间，并与所述第一P型晶体管串联地连接；第二P型晶体管，其设置在所述第二节点与所述控制线之间；以及第二非易失性存储元件，其设置在所述第二节点与所述控制线之间，并与所述第二P型晶体管串联地连接，其中，所述第一非易失性存储元件是包括从靠近所述控制线的位置开始依次布置的第一钉扎层、第一隧道势垒层和第一自由层的第一磁隧道结元件，或者是包括从靠近所述控制线的位置开始依次布置的第一电极层、第一绝缘层和第一离子层的第一电阻变化元件，且所述第二非易失性存储元件是包括从靠近所述控制线的位置开始依次布置的第二钉扎层、第二隧道势垒层和第二自由层的第二磁隧道结元件，或者是包括从靠近所述控制线的位置开始依次布置的第二电极层、第二绝缘层和第二离子层的第二电阻变化元件。2.如权利要求1所述的半导体器件，其中，所述第一非易失性存储元件位于所述第一P型晶体管与所述控制线之间并设置在位于包括所述第一P型晶体管的第一层级上方的第二层级中，且所述第一非易失性存储元件是包括从靠近所述第一层级的位置开始依次堆叠的所述第一自由层、所述第一隧道势垒层和所述第一钉扎层的所述第一磁隧道结元件，或者是包括从靠近所述第一层级的位置开始依次堆叠的所述第一离子层、所述第一绝缘层和所述第一电极层的所述第一电阻变化元件，且所述第二非易失性存储元件位于所述第二P型晶体管与所述控制线之间并设置在位于包括所述第二P型晶体管的所述第一层级上方的所述第二层级中，且所述第二非易失性存储元件是包括从靠近所述第一层级的位置开始依次堆叠的所述第二自由层、所述第二隧道势垒层和所述第二钉扎层的所述第二磁隧道结元件，或者是包括从靠近所述第一层级的位置开始依次堆叠的所述第二离子层、所述第二绝缘层和所述第二电极层的所述第二电阻变化元件。3.如权利要求2所述的半导体器件，其中，所述第一P型晶体管具有分别与所述第一节点和所述第一非易失性存储元件连接的一对第一扩散区，且所述第二P型晶体管具有分别与所述第二节点和所述第二非易失性存储元件连接的一对第二扩散区。4.如权利要求1所述的半导体器件，其中，所述第一非易失性存储元件位于所述第一P型晶体管与所述第一节点之间并设置在位于包括所述第一P型晶体管的第一层级上方的第二层级中，且所述第一非易失性存储元件是包括从靠近所述第一层级的位置开始依次堆叠的所述第一钉扎层、所述第一隧道势垒层和所述第一自由层的所述第一磁隧道结元件，或者是包括从靠近所述第一层级的位置开始依次堆叠的所述第一电极层、所述第一绝缘层和所述第一离子层的所述第一电阻变化元件，且所述第二非易失性存储元件位于所述第二P型晶体管与所述第二节点之间并设置在位于包括所述第二P型晶体管的所述第一层级上方的所述第二层级中，且所述第二非易失性存储元件是包括从靠近所述第一层级的位置开始依次堆叠的所述第二钉扎层、所述第二隧道势垒层和所述第二自由层的所述第二磁隧道结元件，或者是包括从靠近所述第一层级的位置开始依次堆叠的所述第二电极层、所述第二绝缘层和所述第二离子层的所述第二电阻变化元件。5.如权利要求4所述的半导体器件，其中，所述第一P型晶体管具有分别与所述控制线和所述第一非易失性存储元件连接的一对第一扩散区，且所述第二P型晶体管具有分别与所述控制线和所述第二非易失性存储元件连接的一对第二扩散区。6.如权利要求1所述的半导体器件，其中，所述第一反相器电路包括并联地连接的第三P型晶体管和第一N型晶体管，且所述第二反相器电路包括并联地连接的第四P型晶体管和第二N型晶体管。7.如权利要求6所述的半导体器件，其还包括：第一位线；第三N型晶体管，其设置在所述第一位线与所述第一连接线之间；第二位线；以及第四N型晶体管，其设置在所述第二位线与所述第二连接线之间。8.如权利要求7所述的半导体器件，其还包括：电源端子，其连接至用于向所述第一反相器电路和所述第二反相器电路施加电压的电源；以及控制器，其在所述电源被切断之前，执行以下操作：在将所述控制线设定为第一电位的同时使所述第一P型晶体管处于导通状态，并且使第一电流从所述第一节点流动至所述控制线，以使所述第一非易失性存储元件处于指示第一电阻值的第一电阻状态，在将所述控制线设定为等于或高于所述第一电位的第二电位的同时使所述第二P型晶体管处于导通状态，并且使第二电流从所述控制线流动至所述第二节点，以使所述第二非易失性存储元处于指示高于所述第一电阻值的第...

【专利技术属性】
技术研发人员：横山孝司，时任俊作，长谷川宏，山岸肇，
申请(专利权)人：索尼公司，
类型：发明
国别省市：日本,JP