包括空沟槽结构的半导体器件及其制造方法技术

本发明专利技术涉及包括空沟槽结构的半导体器件及其制造方法。该方法基于以下步骤：在包括衬底和至少一个绝缘层的本体(30)中形成沟槽(41)；以及在本体上方沉积金属层(46)，用于封闭沟槽的口。通过选择性地刻蚀本体形成沟槽，其中反应副产物在沟槽的壁上沉积并且形成沿着沟槽的壁的钝化层和在沟槽的口附近的限制元件(45)。

【技术实现步骤摘要】

本专利技术涉及用于制造包括空沟槽结构的半导体器件的方法和使用所述方法获得的半导体器件。
技术介绍
在目前的上下文中，术语“空沟槽”指的是沟槽(或一些其他任何形状的腔)未被填充的事实，与在沟槽自身内部存在的压强的情况无关。在半导体器件中，有时候需要提供空沟槽。例如，正在研究其中存在在顶部由通过金属层(例如铝)封闭的非常深的沟槽的空沟道晶体管器件(也被称作“微型真空管”或“真空微电子器件”-VMD)，该空沟道晶体管器件作为离子发射器元件操作。空沟槽微电子器件的实施例的示例及其制造方法例如描述在以本申请人的名义在2013年5月31日提交的意大利专利申请MI2013A000897中，如在下文中所描述的。参考图1，空沟槽器件1包括诸如硅的重掺杂的半导体材料的衬底2、在衬底1上方延伸的层4-6的堆叠3、贯穿堆叠3的厚度延伸直到衬底1的沟槽或孔10以及在堆叠3上方延伸并且在顶部封闭沟槽10的阴极金属区域11。在本文中，沟槽10处于负压强的情况下，并且因此被定义为“真空孔”。这里，层的堆叠3包括在衬底2上的第一绝缘层4、由例如多晶硅组成的半导体层5和在半导体层5上的第二绝缘层6。接触结构12在阴极金属区域11上方形成，并且阳极金属层13在衬底2下方延伸。氮化硅的钝化层15涂覆沟槽10的侧壁。器件1如下获得：层4-6依次沉积在衬底2上；然后，使用抗蚀剂掩膜，在不同的装置中并且使用合适的刻蚀溶剂依次化学刻蚀层4-6。接下来，以高保形的方式沉积钝化层15，并且然后从沟槽10的底部并且从第二绝缘层6上方的沟槽10的外部部分去除钝化层15。然后，在顶部封闭沟槽10并且形成阴极金属区域11的例如由铝组成的金属层以非保形的方式沉积并且光刻成形。在器件的实际制造中，已经注意到金属层的沉积中的困难是形成阴极区域11。实际上，即便使用非保形材料和沉积技术，并不总是可以保证金属不大量地穿透到沟槽10中。另一方面，考虑到在沟槽10中的任何可能的金属迹线可以造成不能轻易地与阴极金属区域的发射区分的漏电，确定器件的不总正确的操作，因此沟槽内的金属粒子的存在是不利的。
技术实现思路
因此，期望金属层(包括阴极区域)只在沟槽上方延伸并且不穿透其中。考虑到不存在停止结构，也考虑到在某些应用中存在负压强的情况，也和其他空沟槽半导体产品一样，满足该要求并不简单。因此，本专利技术的目标是提供将克服现有技术的缺点的方法和器件。根据本专利技术，提供了一种用于制造微电子半导体器件的方法，包括：在本体中形成沟槽，所述沟槽具有侧壁和口；以及在所述本体上方沉积金属层，所述金属层封闭所述沟槽的所述口，其中形成沟槽包括执行对所述本体的选择性刻蚀，由此在所述沟槽的所述口附近形成限制元件的情况下，形成反应副产物并且使得所述反应副产物在所述沟槽的壁上沉积。根据本专利技术，提供了一种微电子半导体器件，包括：本体；沟槽，在所述本体中延伸，所述沟槽具有侧壁和口；限制元件，在所述沟槽的所述口附近延伸，所述限制元件由刻蚀反应副产物形成；以及金属层，在所述本体上方，所述金属层封闭所述沟槽的所述口而不穿透到所述沟槽中。在实践中，为了防止金属材料穿透到沟槽中，在其刻蚀的至少一部分期间，聚合类型的反应的产物如所沉积的那样留在沟槽的壁上，而不是随着后续的抗蚀剂去除工艺而去除。以这种方式，在这些上形成钝化层，在沟槽的口附近该钝化层形成限制口本身的区域的某种收窄。通过适当地调节刻蚀条件，所述收窄形成“领”元件，该领元件防止例如铝的金属材料在后续的阴极层的沉积步骤中穿透到沟槽中。此外，领形成了某种“模具”，该模具造成尖状的阴极区域，优化了完成的器件。附图说明为了更好地理解本专利技术，现在参考附图，仅通过非限制性的示例来描述其优选实施例，其中：-图1是真空微电子器件(VMD)的横截面；-图2-图6示出了根据本方法的一个实施例的、在真空微电子器件的制造的连续步骤中穿过半导体材料的晶圆的横截面；以及-图7是穿过本微电子器件的实施例的横截面图。具体实施方式用于制造上文中的器件的本方法的实施例参考着图2-图7在下文中描述。特别地，所描述的方法涉及诸如二极管、三极管、四极管、五极管或一些具有类似基本结构的其他器件的空沟槽微电子半导体器件的制造。初始地(图2)，在诸如单晶硅的重掺杂半导体材料的衬底31上形成层的堆叠32。由衬底31和堆叠32组成的整体形成本体30，例如晶圆。衬底31通常是N型的，例如掺杂有磷，并且具有近似4mΩ·cm的电阻率。在这里堆叠32包括第一绝缘层33、导电层34和第二绝缘层35。例如，第一绝缘层33由通过化学气相沉积(CVD)形成的具有例如近似1μm的厚度的正硅酸乙酯(TEOS)组成。导电层34例如由掺杂有磷的N型的并且具有近似0.5μm的厚度的、诸如多晶硅的半导体材料组成。导电层34例如经由低温化学气相沉积(LTCVD)来沉积，并且可以具有10mΩ·cm和100mΩ·cm之间的电阻率。导电层34一般在它被沉积之后以未示出的方式被限定，用于形成控制栅格。第二绝缘层35例如由也经由CVD沉积的TEOS组成，并且可以具有近似0.5μm的厚度，使得堆叠32具有近似2μm的总体厚度。接下来(图3)，在堆叠32上放置近似0.5μm的厚度的掩膜层36。例如，掩膜层36由AlSiCu组成。然后(图4)，掩膜层36光刻成形，用于形成金属材料的硬掩膜40，硬掩膜40具有与所要获取的沟槽所期望的那些对应的形状和宽度的开口38。例如，沟槽41可以有具有近似0.6μm的宽度的圆形形状。然后，使用硬掩膜40，来执行沟槽刻蚀，其中选择性地去除堆叠32。特别地，执行一般用于氧化物的干法刻蚀的类型的反应离子刻蚀(RIE)。特别地，在这里，沟槽刻蚀使用富CF4的并且对硅具有低选择性的刻蚀化学物质，这对堆叠32的所有层33-35相同。根据一个实施例，初始执行第二绝缘层35和导电层34的刻蚀，然后使用喷雾装备在胺溶剂中执行清洗处理，并且最后使用与之前相同的刻蚀溶液和相同的机器来执行第一绝缘层33的刻蚀。例如，对于刻蚀，可以在低压(例如，包括在10-2Torr和1Torr之间，特别是近似0.2Torr)下，在施加10高斯的磁场的情况下并且使用CF4、Ar、CHF3和O2的气体，使用应用材料公司(App本文档来自技高网...

【技术保护点】
一种用于制造微电子半导体器件(50)的方法，包括：在本体(30)中形成沟槽(41)，所述沟槽具有侧壁和口；以及在所述本体上方沉积金属层(46)，所述金属层封闭所述沟槽的所述口，其中形成沟槽包括执行对所述本体的选择性刻蚀，由此在所述沟槽的所述口附近形成限制元件(45)的情况下，形成反应副产物并且使得所述反应副产物在所述沟槽的壁上沉积。

【技术特征摘要】
2014.11.18 IT TO2014A0009551.一种用于制造微电子半导体器件(50)的方法，包括：
在本体(30)中形成沟槽(41)，所述沟槽具有侧壁和口；以及
在所述本体上方沉积金属层(46)，所述金属层封闭所述沟槽的
所述口，
其中形成沟槽包括执行对所述本体的选择性刻蚀，由此在所述沟
槽的所述口附近形成限制元件(45)的情况下，形成反应副产物并且
使得所述反应副产物在所述沟槽的壁上沉积。
2.根据权利要求1所述的方法，其中使得所述反应副产物在所
述沟槽(41)的壁上沉积包括在所述沟槽的所述侧壁上形成钝化层
(42)，所述钝化层在所述沟槽的所述口附近形成所述限制元件(45)。
3.根据权利要求1或2所述的方法，其中执行选择性刻蚀包括
利用包括CF4和CHF3的气体流来执行干法RIE，其中CF4的流量大
于CHF3的流量。
4.根据权利要求3所述的方法，其中CF4的所述流量是CHF3的所述流量的2到4倍，例如近似3倍。
5.根据权利要求3或4所述的方法，其中使用磁约束刻蚀机器。
6.根据前述权利要求中的任一项所述的方法，其中形成沟槽(41)
包括：形成覆盖所述本体(30)并且具有开口(38)的金属材料的掩
膜(40)，以及通过所述掩膜的所述开口选择性地去除所述本体(30)。
7.根据权利要求6所述的方法，其中所述金属层(46)沉积在
所述掩膜(40)上方，并且在所述开口(38)内形成尖状部分(47)。
8.根据前述权利要求中的任一项所述的方法，其中所述本体(30)
包括半导体材料的衬底(31)和在衬底上方的至少一个绝缘层(33、
35)，并且所述选择性刻蚀去除所述绝缘层的一部分。
9.根据权利要求1-7中的任一项所述的方法，其中所述本体(30)
...

【专利技术属性】
技术研发人员：A·菲乌马拉，
申请(专利权)人：意法半导体股份有限公司，
类型：发明
国别省市：意大利;IT