CMOS集成电路及工艺方法技术

本发明专利技术公开了一种CMOS集成电路及工艺方法，其中CMOS集成电路包括隔离结构、NMOS和PMOS，隔离结构设于NMOS和PMOS之间；隔离结构包括第一P型衬底；高N阱，形成于第一P型衬底内；第一P阱，形成于高N阱内；依次排列的第一场氧化物、第一P型区、第二场氧化物、第二P型区、第三场氧化物、第三P型区和第四场氧化物，第一场氧化物、第一P型区、第三P型区和第四场氧化物形成于第一P型衬底上，第二P型区形成于第一P阱上，第二场氧化物和第三场氧化物形成于第一P型衬底、高N阱和第一P阱上。本发明专利技术弥补了通用的CMOS平台难以达到12V高压要求的不足，提高了CMOS集成电路的耐压性，以达到12V高压要求。

【技术实现步骤摘要】

本专利技术属于集成电路领域，尤其涉及一种CMOS集成电路及工艺方法。
技术介绍
当前的CMOS工艺一般是通用的集成电路工艺，造成了以下的不便：首先，在0.35μmCMOS平台无法达到12V的高压要求，如果为了实现特定的高压要求，电路要求光刻层次太多；其次，电路特性由于工艺的限制较为固定，对设计造成了很大困难；第三，当前的通用CMOS很难实现器件设计的要求。
技术实现思路
本专利技术要解决的技术问题是为了克服现有技术中通用的CMOS平台难以达到12V的高压要求的缺陷，提供了一种能够满足高压到12V的CMOS集成电路及工艺方法。本专利技术是通过以下技术方案解决上述技术问题的：本专利技术提供一种CMOS集成电路，其特点是，包括隔离结构、NMOS和PMOS，所述隔离结构形成于所述NMOS和所述PMOS之间；所述隔离结构包括：第一P型衬底；高N阱，形成于所述第一P型衬底内；第一P阱，形成于所述高N阱内；依次排列的第一场氧化物、第一P型区、第二场氧化物、第二P型区、第三场氧化物、第三P型区和第四场氧化物，所述第一场氧化物、所述第一P型区、所述第三P型区和所述第四场氧化物形成于所述第一P型衬底上，所述第二P型区形成于所述第一P阱上，所述第二场氧化物和所述第三场氧化物形成于所述第一P型衬底、所述高N阱和所述第一P阱上；所述NMOS包括：第二P型衬底；第二P阱，形成于所述第二P型衬底内；依次排列的第五场氧化物、第四P型区、第六场氧化物、第一N型+LDD(轻掺杂漏结构)区，所述第五氧化物形成于所述第二P型衬底和所述第二P阱上，所述第四P型区、所述第六场氧化物和所述第一N型+LDD区形成于所述第二P阱上；依次排列的第二N型+LDD区、第七场氧化物、第五P型区和第八场氧化物，所述第二N型+LDD区、所述第七场氧化物和所述第五P型区形成于所述第二P阱上，所述第八氧化物形成于所述第二P型衬底和所述第二P阱上；第一栅氧化层，形成于所述第二P阱的表面且位于所述第一N型+LDD区和第二N型+LDD区之间；第一多晶区域，形成于所述第一栅氧化层上；所述PMOS包括：第三P型衬底；第三P阱，形成于所述第三P型衬底内；依次排列的第九场氧化物、第六P型区、第十场氧化物、第一N型区、第一P型+LDD区，所述第九氧化物和所述第六P型区形成于所述第三P型衬底上，所述第十场氧化物形成于所述第三P型衬底和所述第三P阱上，所述第一N型区和所述第一P型+LDD区形成于所述第三P阱上；依次排列的第二P型+LDD区、第十一场氧化物、第七P型区和第十二场氧化物，所述第二P型+LDD区形成于所述第三P阱上，所述第十一场氧化物形成于所述第三P阱和所述第三P型衬底上，所述第七P型区和所述第十二氧化物形成于所述第三P型衬底上；第二栅氧化层，形成于所述第三P阱的表面且位于所述第一P型+LDD区和所述第二P型+LDD区之间；第二晶区域，形成于所述第二栅氧化层上。较佳地，所述第一N型+LDD区与所述第二N型+LDD区之间的距离为1.5μm。较佳地，所述第一P型+LDD区与所述第二P型+LDD区之间的距离为1.9μm。本专利技术还提供一种CMOS集成电路工艺方法，其特点是，用于制作上述各优选条件任意组合的一种CMOS集成电路，所述CMOS集成电路工艺方法包括：P阱制作步骤；有源区制作步骤；场区制作步骤；高阻制作步骤；电容制作步骤；栅氧化层制作步骤，包括调节注入；多晶制作步骤；NDD制作，PDD制作步骤，包括NDD，PDD推进；N+制作步骤，包括N+注入；P+制作步骤；BPSG和钝化步骤。较佳地，所述CMOS集成电路工艺方法的工艺条件为：N+注入As(砷)：辐照能量为110kev，辐照的剂量范围为6E15到6E17；调节注入B(硼)：辐照能量为40kev，辐照的剂量范围为5.5E11到5.7E11；基区注入B：辐照能量为32.5kev，辐照的剂量范围为4.5E13到5.5E13；基区推进：退火温度为1100℃，时长为20～30分钟；NDD推进：退火温度为950℃，时长为30～60分钟。在符合本领域常识的基础上，上述各优选条件，可任意组合，即得本专利技术各较佳实例。本专利技术的积极进步效果在于：本专利技术的CMOS集成电路通过改变现有结构提高了CMOS集成电路的耐压性，达到了12V的高压要求，本专利技术的工艺方法能够进一步优化耐压效果。附图说明图1为本专利技术实施例的CMOS集成电路的隔离结构的结构示意图。图2为本专利技术实施例的CMOS集成电路的NMOS的结构示意图。图3为本专利技术实施例的CMOS集成电路的PMOS的结构示意图。具体实施方式下面通过实施例的方式进一步说明本专利技术，但并不因此将本专利技术限制在所述的实施例范围之中。实施例一种CMOS集成电路包括隔离结构、NMOS和PMOS，所述隔离结构设于所述NMOS和所述PMOS之间。如图1所示，所述隔离结构包括：第一P型衬底101；高N阱102，形成于所述第一P型衬底101内；第一P阱103，形成于所述高N阱内102；依次排列的第一场氧化物104、第一P型区105、第二场氧化物106、第二P型区107、第三场氧化物108、第三P型区109和第四场氧化物110，所述第一场氧化物104、所述第一P型区105、所述第三P型区109和所述第四场氧化物110形成于所述第一P型衬底101上，所述第二P型区107形成于所述第一P阱103上，所述第二场氧化物106和所述第三场氧化物108形成于所述第一P型衬底101、所述高N阱102和所述第一P阱103上。如图2所示，所述NMOS包括：第二P型衬底201；第二P阱202，形成于所述第二P型衬底201内；依次排列的第五场氧化物203、第四P型区204、第六场氧化物205、第一N型+LDD区206，所述第五氧化物207形成于所述第二P型衬底201和所述第二P阱202上，所述第四P型区204、所述第六场氧化物205和所述第一N型+LDD区206形成于所述第二P阱202上；依次排列的第二N型+LDD区209、第七场氧化物210、第五P型区211和第八场氧化物222，所述第二N型+LDD区209、所述第七场氧化物210和所述第五P型区211形成于所述第二P阱202上，所述第八氧化物222形成于所述第二P型衬底201和所述第二P阱202上；第一栅氧化层208，形成本文档来自技高网...

【技术保护点】
一种CMOS集成电路，其特征在于，包括隔离结构、NMOS和PMOS，所述隔离结构设于所述NMOS和所述PMOS之间；所述隔离结构包括：第一P型衬底；高N阱，形成于所述第一P型衬底内；第一P阱，形成于所述高N阱内；依次排列的第一场氧化物、第一P型区、第二场氧化物、第二P型区、第三场氧化物、第三P型区和第四场氧化物，所述第一场氧化物、所述第一P型区、所述第三P型区和所述第四场氧化物形成于所述第一P型衬底上，所述第二P型区形成于所述第一P阱上，所述第二场氧化物和所述第三场氧化物形成于所述第一P型衬底、所述高N阱和所述第一P阱上；所述NMOS包括：第二P型衬底；第二P阱，形成于所述第二P型衬底内；依次排列的第五场氧化物、第四P型区、第六场氧化物、第一N型+LDD区，所述第五氧化物形成于所述第二P型衬底和所述第二P阱上，所述第四P型区、所述第六场氧化物和所述第一N型+LDD区形成于所述第二P阱上；依次排列的第二N型+LDD区、第七场氧化物、第五P型区和第八场氧化物，所述第二N型+LDD区、所述第七场氧化物和所述第五P型区形成于所述第二P阱上，所述第八氧化物形成于所述第二P型衬底和所述第二P阱上；第一栅氧化层，形成于所述第二P阱的表面且位于所述第一N型+LDD区和第二N型+LDD区之间；第一多晶区域，形成于所述第一栅氧化层上；所述PMOS包括：第三P型衬底；第三P阱，形成于所述第三P型衬底内；依次排列的第九场氧化物、第六P型区、第十场氧化物、第一N型区、第一P型+LDD区，所述第九氧化物和所述第六P型区形成于所述第三P型衬底上，所述第十场氧化物形成于所述第三P型衬底和所述第三P阱上，所述第一N型区和所述第一P型+LDD区形成于所述第三P阱上；依次排列的第二P型+LDD区、第十一场氧化物、第七P型区和第十二场氧化物，所述第二P型+LDD区形成于所述第三P阱上，所述第十一场氧化物形成于所述第三P阱和所述第三P型衬底上，所述第七P型区和所述第十二氧化物形成于所述第三P型衬底上；第二栅氧化层，形成于所述第三P阱的表面且位于所述第一P型+LDD区和所述第二P型+LDD区之间；第二晶区域，形成于所述第二栅氧化层上。...

【技术特征摘要】
1.一种CMOS集成电路，其特征在于，包括隔离结构、NMOS和PMOS，所述隔离结构设于所
述NMOS和所述PMOS之间；
所述隔离结构包括：
第一P型衬底；
高N阱，形成于所述第一P型衬底内；
第一P阱，形成于所述高N阱内；
依次排列的第一场氧化物、第一P型区、第二场氧化物、第二P型区、第三场氧化物、第三
P型区和第四场氧化物，所述第一场氧化物、所述第一P型区、所述第三P型区和所述第四场
氧化物形成于所述第一P型衬底上，所述第二P型区形成于所述第一P阱上，所述第二场氧化
物和所述第三场氧化物形成于所述第一P型衬底、所述高N阱和所述第一P阱上；
所述NMOS包括：
第二P型衬底；
第二P阱，形成于所述第二P型衬底内；
依次排列的第五场氧化物、第四P型区、第六场氧化物、第一N型+LDD区，所述第五氧化
物形成于所述第二P型衬底和所述第二P阱上，所述第四P型区、所述第六场氧化物和所述第
一N型+LDD区形成于所述第二P阱上；
依次排列的第二N型+LDD区、第七场氧化物、第五P型区和第八场氧化物，所述第二N型+
LDD区、所述第七场氧化物和所述第五P型区形成于所述第二P阱上，所述第八氧化物形成于
所述第二P型衬底和所述第二P阱上；
第一栅氧化层，形成于所述第二P阱的表面且位于所述第一N型+LDD区和第二N型+LDD
区之间；
第一多晶区域，形成于所述第一栅氧化层上；
所述PMOS包括：
第三P型衬底；
第三P阱，形成于所述第三P型衬底内；
依次排列的第九场氧化物、第六P型区、第十场氧化物、第一N型区、第一P型+LDD区，所
述第九氧化物和所述第六P型区形成于所述第三P型衬底上，所述第十场氧化物形成于所述
第三P型衬底和所述第三P阱上，所述第一N型区和所述第一P型+LDD区形成于所述第三P阱

【专利技术属性】
技术研发人员：聂纪平，何军，
申请(专利权)人：上海贝岭股份有限公司，
类型：发明
国别省市：上海;31