垂直存储器装置及其制造方法制造方法及图纸

本发明专利技术公开了一种垂直存储器装置及其制造方法，该垂直存储器装置是一种具有被多个柱洞隔离的多个导电及电荷捕捉柱的垂直半导体存储器装置。多个柱形成于具有多个导电/电荷捕捉柱及区分数层导电材料成为多个散乱条的多个柱洞的多个交替的导电及绝缘材料层上。多个导电柱及隔离的多个导电材料层形成装置的多条字线及多条位线。

【技术实现步骤摘要】

本专利技术是有关于一种存储器及其制造方法，且特别地，更有关于一种垂直存储器装置及其制造方法。
技术介绍
随着半导体存储器装置的密度增加，二维结构不再能够达到特定需求。因此，虽然三维存储器的制造过程面临特别问题，然三维存储器仍成为众所皆知。图1绘示具有由线图案建立的弯曲(bending)及摆动(wiggling)线边界的三维叠层结构的半导体装置100的实施例。当高深宽比(aspectratio)时，此些制造困难尤其严重。例如，沿图1的剖面A-A’的多个垂直元件，例如是线隔离结构105可显示以导电及/或其它材料填满多个空间110的隔离。然而，如剖面B-B’所示，弯曲及摆动的影响是明显的。多个垂直方向纵梁(stringer)(不希望获得的多个连接件/层之间的连结)也可发生在相似的剖面。此些制造问题使具有多个足够小尺寸的胞的三维存储器装置在制造上变得复杂。有需要避免存在于先前技术的存储单元工艺的纵梁及弯曲/摆动议题。有需要存在具有甚小尺寸的存储单元的可靠制造方法。
技术实现思路
根据本专利技术一实施例，提出一种三维半导体存储器装置。三维半导体存储器装置包括多个导电材料与绝缘材料的交替层。多个交替层的多个第一洞设于多个第一行，其中此些第一洞与数据储存膜排列，且此些排列的第一洞以形成多个导电柱的导电材料填满。多个隔离洞设于此些位于连接且邻近于沿第一行的多个第一洞的间的交替层。装置更包括多个连接沿多个第二行的多个导电柱的柱导体，其中第二行与第一行交叉一角度。根据本专利技术另一实施例，提出一种三维半导体存储器装置。多个第一洞设于多个平行行，且多个第二行以一角度与多个第一行交叉，其中角度是直角或非直角。选择约60度的角度降低半导体装置的一存储单元的尺寸至约90度的半导体装置的尺寸的约86.6％。根据本专利技术另一实施例，导电柱包括多个定义一垂直栅极存储器装置的字线，而在另一实施例中，多个导电柱包括多个定义一垂直通道存储器装置的位线。虽然为了行文的理由，装置和方法已经或将要被以功能性的解释加以叙述，但应能特别理解，除非有予以指示，不然权利要求项不应被任何「手段」或「步骤」的限制条件加以限制，而应当在与司法学说对于等价物的解释之下与权利要求项所提供的意思与等价物定义的范围完全一致。任何于本文中叙述或参照的特征或特征的组合，在包含于任何这类组合的特征未于上下文、本说明书及通常知识者的理解中明显互相矛盾的情况下，包括于本专利技术的范围当中。此外，任何于本文中叙述或参照的特征或特征的组合，可能特别排除于本专利技术的任一实施例中。为了总结本专利技术，是叙述或参照本专利技术的某些方面、优点及新颖性特征。当然，应该理解，并非所有的这些方面、优点及新颖性特征都必须被包括于本专利技术的任一特定实施方案中。本专利技术的其他优点及方面将详细叙述如下于说明书及权利要求范围中。本专利技术的其他实施样态及优点可在检阅图式、详细说明与随附的权利要求范围时获得理解。附图说明图1绘示已知具有弯曲及摆动的垂直存储器线图案的剖面图。图2绘示具有多个第一洞的一垂直存储器结构的俯视图。图2AB是绘示有多个隔离及导电层交替于结构且显示多个第一洞的多个剖面的图2的结构沿一/二正交线A-A’及/B-B’的剖面图。图2CD是更绘示有结构的多个交替的绝缘及导电层的图2的结构的多个第一洞沿一/二正交线C-C’及/D-D’的剖面图。图2E绘示图2的结构沿图2的虚线区域E的细部图。图3绘示在排列多个储存膜及以导电材料填满后，图2的垂直存储器结构的一导电层沿图2CD的线G-G’的剖面图。图3AB是绘示有导电柱的图3的结构沿图3的一/二线A-A’及/或B-B’的剖面图。图3CD是绘示有导电柱的图3的结构沿图3的一/二线C-C’及/或D-D’的剖面图。图3E绘示图3的多个第一洞与储存膜排列且以导电材料填满的细部图。图4绘示在隔离洞的形成后，图3的垂直存储器结构沿图3CD的线G-G’的剖面图。图4A绘示图4的结构沿图4的线A-A’的剖视图。图4B绘示图4的结构沿图4的线D-D’的剖视图。图4C绘示图4的多个隔离洞的布局细部图。图5绘示在图案化及刻蚀以形成柱导体后，图4的垂直存储器结构的洞配置的俯视图。图5C绘示在柱导体形成后，图5的结构沿图5的C-C’的剖面图。图5D绘示在柱导体形成后，图5的结构沿图5的D-D’的剖面图。图5E绘示图5的柱导体的图案化配置细部图。图6绘示一垂直存储器装置的存储单元结构的示意图。图6A绘示从不同视角的图6的结构的一切面图。图7绘示根据一实施例的存储器装置的图标(A)、(B)及(C)。图8A绘示图2的结构的多个第一洞的另一配置的多个尺寸定义图。图8B绘示根据图8A的另一洞配置的第一洞参数关系的图示。图9绘示对应于图8A的多个第一洞的配置的柱导体参数的一垂直存储器结构的俯视图。图10绘示根据图9另一洞配置的多个字线导体的图案细部图。图11A绘示具有一被储存膜环绕的位线的剖面图。图11B绘示一实施例的电场增进的图示。图12绘示适于图2的结构的另外的多个第一洞形状的集合。图13A绘示图13B及图13C的参考图。图13B绘示依据本实施例建立的垂直栅极存储单元的示意图。图13C绘示实现本专利技术的一例子的具有一近似finFET的垂直栅极存储单元的示意图。图13D绘示图13E的参考图。图13E绘示依据本专利技术制造的一垂直通道存储单元的示意图。图14绘示实现本专利技术的制造方法的流程图。【符号说明】100：半导体装置105：线隔离结构110：空间200：三维叠层半导体结构202：第一行205：结构210、235：导电材料215、220：绝缘材料225：第一洞230：数据储存膜231、232、233：ONO膜层234：上层236：柱导体237：第二行240：隔离洞242：隔离条255：字线265、266：位线256：字线导体CTL：电荷捕捉层BL：位线d：距离r：半径OX：绝缘层WL：字线具体实施方式现在将配合所附图式叙述本专利技术的实施例，图式的一部分例子将在一些实施方案中以合乎尺度的方式加以解释，然而在其他实施方案中可能不是如此。在某些方面，在图式和说明书中本文档来自技高网...

【技术保护点】
一种三维半导体存储器装置，包括：多个导电材料与绝缘材料的交替层(alternating layer)，是覆盖一基板；多个第一洞，位于沿多个第一行(row)设置的这些交替层，其中：这些第一洞与一数据储存膜排列；及排列的这些第一洞以导电材料填满而形成多个导电柱；多个隔离洞，设置在沿这些第一行的这些第一洞的间且邻接这些第一洞的的这些交替层；以及多个柱导体(column connector)，沿多个第二行连接这些导电柱，其中这些第二行与这些第一行以一角度交叉。

【技术特征摘要】
2015.01.06 US 14/590,0811.一种三维半导体存储器装置，包括：
多个导电材料与绝缘材料的交替层(alternatinglayer)，是覆盖一基板；
多个第一洞，位于沿多个第一行(row)设置的这些交替层，其中：
这些第一洞与一数据储存膜排列；及
排列的这些第一洞以导电材料填满而形成多个导电柱；
多个隔离洞，设置在沿这些第一行的这些第一洞的间且邻接这些第一
洞的的这些交替层；以及
多个柱导体(columnconnector)，沿多个第二行连接这些导电柱，其中
这些第二行与这些第一行以一角度交叉。
2.根据权利要求1所述的三维半导体存储器装置，其中：
这些第一行是平行；以及
该角度非直角。
3.根据权利要求2所述的三维半导体存储器装置，其中具有60度的
角度的该三维半导体存储器装置的一存储单元是具有90度的角度的该三
维半导体存储器装置的一存储单元的大小的86.6％。
4.根据权利要求1所述的三维半导体存储器装置，其中这些导电柱
包括多个定义一垂直栅极存储器装置的字线。
5.根据权利要求1所述的三维半导体存储器装置，其中：
导电材料的这些层，包括一或更多的多晶质硅(polycrystallinesilicon)、
掺杂的多晶质硅(dopedpolycrystallinesilicon)、单晶质硅(single-crystalline
silicon)、金属硅化物、钛、氮化钛、钨、氮化钨、铊、氮化铊及铂；以及
绝缘材料的这些层，包括一或更多的二氧化硅、掺杂的氧化物、碳氧
化硅(SiOC)、氮化硅、氮氧化硅(SiON)、氟氧化硅(SiOF)或金属氧化物。
6.一种方法，包括：
提供一垂直半导体叠层，该垂直半导体叠层包括形成于一基层(base
layer)上方的多个交替间隔的绝缘层及导电层；
形成多个第一洞于这些交替层，其中这些第一洞依据一规则图案设置
成一配置(arrangement)；
排列这些第一洞与多个数据储存膜；
以导电材料填满排列的这些第一洞，以形成多个导电柱；
形成一覆盖导电层，连接于这些导电柱；
设置多...

【专利技术属性】
技术研发人员：洪士平，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾;71