用于HKMG CMOS技术的嵌入式多晶SiON CMOS或NVM的边界方案制造技术

本发明专利技术涉及一种结构和一种用于减少集成电路中的CMP凹陷的方法。在一些实施例中，该结构具有带有嵌入式存储器区域和外围区域的半导体衬底。一个或多个伪结构形成在存储器区域和外围区域之间。将伪结构放置在嵌入式存储器区域和外围区域之间导致位于其间的沉积层的表面在抛光之后变得更为平坦，不会出现凹陷效应。减小的凹槽减少了金属残留物的形成并由此减小了由于金属残留物而导致的电流泄漏和短路。另外，较小的凹陷将减少有源器件的多晶硅损失。在一些实施例中，一个伪结构形成有角度的侧壁，这消除了对边界切割蚀刻工艺的需要。

【技术实现步骤摘要】

本专利技术总体涉及集成电路，更具体地，涉及一种具体的集成电路结构及其形成方 法。
技术介绍
在近几十年来，根据摩尔定律半导体工业通过不断减小或按比例缩小集成芯片部 件的尺寸来改善性能和功耗。然而，近些年来按比例缩小变得越来越困难并且已经使用可 选的技术来改善集成芯片性能。一种这样的技术是使用嵌入式存储器。嵌入式存储器是非 独立的存储器，它与逻辑核芯集成在同一芯片上，并且支持逻辑核芯完成预期的功能。高性 能的嵌入式存储器由于其高速度和宽总线的特性而成为VLSI中的关键部件，从而消除了 芯片间通信。另一种这样的技术是利用金属栅电极替代传统的多晶硅栅电极，来改善器件 的性能同时减小特征尺寸。
技术实现思路
根据本专利技术的一个方面，提供了一种集成电路（1C)，包括：半导体衬底，包括通过 边界区域分离开的第一区域和第二区域；非易失性存储器（NVM)或多晶SiON(氮氧化硅） CMOS器件，设置在第一区域上方；外围电路，设置在第二区域上方，以及一个或多个无电路 性能的伪结构，横向地设置在第一区域和第二区域之间。 优选地，一个或多个伪结构包括：第一伪结构，位于第一位置处，第一位置位于第 一区域上且横向设置在NVM或多晶SiON CMOS器件与边界区域之间；以及第二伪结构，位于 第二位置处，第二位置位于第二区域上且横向设置在外围电路和边界区域之间。 优选地，边界区域包括位于半导体衬底内的凹陷的STI区域，凹陷的STI区域横向 设置在第一伪结构和第二伪结构之间的位置处。 优选地，凹陷的STI区域包括在边界区域内的顶面，与位于第一和第二区域中的 半导体衬底的顶面相比，顶面凹进一个深度。 优选地，上述深度在大约(} A和大约200 A之间。 优选地，第一伪结构具有面向边界区域的有角度的侧壁，以及与有角度的侧壁相 对的基本垂直的侧壁。 优选地，第二伪结构包括位于两侧上的垂直侧壁。 优选地，该1C还包括：第二STI区域，在半导体衬底内且在横向位于第一伪结构和 第一区域之间的第二位置处。 优选地，第一伪结构包括位于SiON介电层上的多晶硅栅极，而第二伪结构包括位 于基底介电层上的高k金属栅极。 根据本专利技术的另一方面，提供了一种集成电路（1C)，包括：半导体衬底，包括通过 边界区域分离开的嵌入式存储器区域和外围区域；一对分栅式闪存单元，设置在嵌入式存 储器区域上方；HKMG(高k金属栅极）逻辑电路，设置在外围区域上方；有角度的第一伪结 构，设置在嵌入式存储器区域的第一端部处；以及第二伪结构，设置在外围区域的第二端部 处。 优选地，半导体衬底包括位于边界区域内的顶面，与嵌入式存储器和外围区域的 顶面相比，位于边界区域内的顶面凹进一个深度。 优选地，该1C还包括：设置在外围区域上的HV介电层上方的高压（HV)HKMG晶体 管。 优选地，HV HKMG晶体管包括：高k介电层，设置在HV介电层上方；蚀刻停止层，设 置在高k介电层上方；以及金属栅极层，设置在蚀刻停止层上方。 优选地，一对分栅式闪存单元分别包括：选择栅极（SG);存储器栅极（MG);电荷捕 获层，布置在MG和SG相邻的侧壁之间，其中，电荷捕获层在MG下面延伸；以及侧壁间隔件， 紧挨着MG的外侧壁。 优选地，一对分栅式闪存单元位于第一介电层上方，并且第二介电层横向地布置 在一对分栅式闪存单元之间。 优选地，该1C还包括：多个源极/漏极区域，设置在半导体衬底内；硅化物层，位 于源极/漏极区域上方；接触蚀刻停止层（CESL)，设置在硅化物层上方；以及金属接触件， 从硅化物层延伸至上面的金属互连层。 优选地，半导体衬底包括娃；SG和MG包括多晶娃或金属；第一介电层包括氮氧化 硅（SiON)、二氧化硅（Si0 2)或氮化硅（SiN);第二介电层包括51(^、5102或511侧壁间隔 件包括SiON、Si0 2S SiN ;以及高k介电层包括氧化铪（Hf0)、氧化硅铪（Hf SiO)、氧化铝铪 (HfAlO)或氧化钽铪（HfTaO)。 根据本专利技术的又一方面，提供了一种形成集成电路（1C)的方法，包括：提供包括 第一区域和通过边界区域与第一区域横向地分离的第二区域的半导体衬底；在第一区域上 方形成非易失性存储器（NVM)器件；在第二区域上方形成一个或多个HKMG(高k金属栅极） CMOS器件；以及在NVM器件与一个或多个HKMG CMOS器件之间的横向位置处形成第一伪结 构。 优选地，该方法还包括：在第一伪结构和HKMG CMOS器件之间的横向位置处形成 第二伪结构。 优选地，第一伪结构具有面向边界区域的有角度的侧壁，以及与有角度的侧壁相 对的基本垂直的侧壁。【附图说明】 当结合附图进行阅读时，根据下面详细的描述可以更好地理解本专利技术。应该强调 的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际 上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。 图1示出了根据本专利技术的一些实施例的具有一个或多个伪结构的集成电路的横 截面图。 图2示出了根据本专利技术的一些实施例的具有两个伪结构的集成电路的详细的横 截面图； 图3示出了根据本专利技术形成集成电路的方法的一些实施例的流程图； 图4示出了根据本专利技术形成集成电路的方法的一些实施例的详细的流程图； 图5至图17示出了根据本专利技术的一些实施例的形成具有两个伪结构的集成电路 的方法的按步骤的横截面图的实施例【具体实施方式】 以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。 以下将描述组件和布置的特定实例以简化本专利技术。当然，这些仅是实例并且不旨在限制本 专利技术。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部 件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部 件和第二部件不直接接触的实施例。另外，本专利技术可以在多个实例中重复参考符号和/或 字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或 配置之间的关系。 此外，为了便于描述，本文中可以使用诸如"在…下面"、"下部"、"在…上面"、"上 部"以及类似的词等的空间关系术语以描述如图中所示的一个元件或部件与另一元件或部 件的关系。除图中所示的方位之外，空间关系术语旨在包括使用或操作过程中的器件的各 种不同的方位。装置可以以其它方式定位（旋转90度或在其他方位）。 为了在降低费用的同时改善器件性能，半导体工业的目标已经变为将逻辑器件和 存储器器件集成在共用同一半导体芯片的嵌入式系统中。与采用两个芯片（一个用于存储 器，而另一个用于逻辑器件），且由于连接两个芯片的布线或引线导致了不期望的延迟的方 法相比，这种集成改善了性能。这种嵌入式系统可使用高k金属栅极晶体管。高k金属栅 极（HKMG)技术已经成为下一代CMOS器件的领跑者之一，并且集成HKMG电路除了上述优势 外还提供了改善的性能并且减小了漏电流。 传统的制造具有HKMG集成电路的嵌入式系统的方法包括两次蚀刻工艺：第一边 界切割蚀刻工艺，其包括从边界区域（位于嵌入式存储器和外围电路/逻辑电路之间的区 域）去除牺牲多晶娃（sacrificial polysilicon)，以及第二HKMG多晶娃蚀刻工艺，其通 过本文档来自技高网...

【技术保护点】
一种集成电路(IC)，包括：半导体衬底，包括通过边界区域分离开的第一区域和第二区域；非易失性存储器(NVM)或多晶SiON(氮氧化硅)CMOS器件，设置在所述第一区域上方；外围电路，设置在所述第二区域上方，以及一个或多个无电路性能的伪结构，横向地设置在所述第一区域和所述第二区域之间。

【技术特征摘要】
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【专利技术属性】
技术研发人员：庄学理，吴伟成，高雅真，刘世昌，朱芳兰，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71