【技术实现步骤摘要】
本专利技术涉及一种半导体器件制造方法，具体地，涉及一种FinFET制造方法。技术背景摩尔定律指出：集成电路上可容纳的晶体管数目每隔18个月增加一倍，性能也同时提升一倍。目前，随着集成电路工艺和技术的发展，先后出现了二极管、MOSFET、FinFET等器件，节点尺寸不断减小。然而，2011年以来，硅晶体管已接近了原子等级，达到了物理极限，由于这种物质的自然属性，除了短沟道效应以外，器件的量子效应也对器件的性能产生了很大的影响，硅晶体管的运行速度和性能难有突破性发展。因此，如何在在无法减小特征尺寸的情况下，大幅度的提升硅晶体管的性能已成为当前亟待解决的技术难点。
技术实现思路
本专利技术提供了一种U型FinFET结构及其制造方法，在现有FinFET工艺的基础上提出了一种新的器件结构，使器件的栅长不受footprint尺寸限制，有效地解决了短沟道效应所带来的问题。具体的，该结构包括：衬底；第一鳍片和第二鳍片，所述第一、第二鳍片位于所述衬底上方，彼此平行；栅极叠层，所述栅极叠层覆盖所述衬底和部分第一、第二鳍片的侧壁；源区，所述源区位于所述第一鳍片未被栅极叠层所覆盖的区域；源端外延区，位于所述第一鳍片一端的上方，其长度小于鳍片长度的1/2；漏区，所述漏区位于所述第二鳍片中未被栅极叠层所覆盖的区域；漏端外延区，位于所述第二鳍片中与源区外延区相反的另一端的上方，其长度小于...
【技术保护点】
一种U型FinFET器件结构，包括：衬底(100)；第一鳍片(210)和第二鳍片(220)，所述第一鳍片(210)和第二鳍片(220)位于所述衬底(100)上方，彼此平行；栅极叠层(300)，所述栅极叠层覆盖所述衬底和部分第一鳍片(210)和第二鳍片(220)的侧壁；源区(410)，所述源区位于所述第一鳍片(210)未被栅极叠层所覆盖区域；源端外延区(240)，位于所述第一鳍片(210)一端的上方，其长度小于鳍片长度的1/2；漏区(420)，所述漏区位于所述第二鳍片(220)未被栅极叠层所覆盖区域；漏端外延区(250)，位于所述第二鳍片(220)中与源区外延区相反的另一端的上方，其长度小于所述鳍片长度的1/2；侧墙(230)，所述侧墙(230)位于所述第一鳍片(210)和第二鳍片(220)两侧，栅极叠层(300)上方，用于隔离源区、漏区和栅极叠层。
【技术特征摘要】
1.一种U型FinFET器件结构，包括：
衬底(100)；
第一鳍片(210)和第二鳍片(220)，所述第一鳍片(210)和第二鳍
片(220)位于所述衬底(100)上方，彼此平行；
栅极叠层(300)，所述栅极叠层覆盖所述衬底和部分第一鳍片(210)
和第二鳍片(220)的侧壁；
源区(410)，所述源区位于所述第一鳍片(210)未被栅极叠层所覆盖
区域；
源端外延区(240)，位于所述第一鳍片(210)一端的上方，其长度小
于鳍片长度的1/2；
漏区(420)，所述漏区位于所述第二鳍片(220)未被栅极叠层所覆盖
区域；
漏端外延区(250)，位于所述第二鳍片(220)中与源区外延区相反的
另一端的上方，其长度小于所述鳍片长度的1/2；
侧墙(230)，所述侧墙(230)位于所述第一鳍片(210)和第二鳍片
(220)两侧，栅极叠层(300)上方，用于隔离源区、漏区和栅极叠层。
2.根据权利要求1所述的FinFET器件结构，其特征在于，所述第一
鳍片(210)和第二鳍片(220)具有相同的高度、厚度和宽度。
3.根据权利要求1所述的FinFET器件结构，其特征在于，所述第一
鳍片(210)和第二鳍片(220)之间的距离为5～50nm。
4.根据权利要求1所述的FinFET器件结构，其特征在于，所述栅极
叠层依次包括：界面层(310)、高K介质层(320)、金属栅功函数调节层
(330)以及多晶硅(340)。
5.根据权利要求1所述的FinFET器件结构，其特征在于，所述栅极
叠层(300)的高度为所述第一、第二鳍片(210、220)高度的1/2～3/4。
6.一种U型FinFET器件制造方法，包括：
a.提供衬底(100)，在所述衬底(100)上形成第一鳍片(210)和第二
鳍片(220)；
b.在所述衬底(100)、所述第一鳍片(210)和第二鳍片(220)上方和
侧面形成栅极叠层；
c.去除所述第一、第二鳍片上方和侧面的部分栅极叠层，在未被所述栅
极叠层覆盖的第一、第二鳍片两侧形成侧墙(230)；
d.在所述第一、第二鳍片未被侧墙(230)覆盖的表面上分别形成第一
氧化层(510)和第二氧化层(520)，所述第一、第二氧化层位于第一、第
二鳍...
【专利技术属性】
技术研发人员：尹海洲，刘云飞，李睿，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11
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