具有掺杂的外延区域的半导体器件及其制造方法技术

本发明专利技术涉及一种具有掺杂的外延区域的半导体器件及其制造方法。本发明专利技术的实施例描述了半导体器件上的外延区域。在一个实施例中，通过循环的沉积-蚀刻工艺来在衬底上沉积所述外延区域。用外延帽层来回填在循环的沉积-蚀刻工艺期间在间隔体下方产生的空腔。所述外延区域和外延帽层改善了沟道区域的电子迁移率，减小了短沟道效应并降低了寄生电阻。

【技术实现步骤摘要】
本申请为分案申请，其原申请是于2012年6月21日(国际申请日为2010年11月29日)向中国专利局提交的专利申请，申请号为201080058687.4，专利技术名称为“具有掺杂的外延区域的半导体器件及其制造方法”。
本专利技术涉及半导体处理领域，并且更具体地，涉及具有掺杂的外延区域的半导体器件及其制造方法。
技术介绍
提高半导体器件、特别是晶体管的性能，始终是半导体工业中的主要考虑。例如，在金属氧化物半导体场效应晶体管(MOSFET)的设计和制造期间，共同的目标总是增加沟道区域的电子迁移率并减小寄生电阻以改善器件性能。例如，改善器件性能的其它方法包括：通过对源极/漏极区域与沟道区域之间的区域进行掺杂来减小MOSFET的整体电阻，该区域被称为MOSFET的“尖端(tip)”或源极/漏极扩展区域。例如，将掺杂剂注入到源极/漏极区域中，并且退火步骤使掺杂剂向沟道区域扩散。但是，存在控制掺杂剂浓度和位置方面的限制。此外，注入和掺杂方法没有解决在尖端区域处的横向底切或寄生电阻的问题。附图说明图1是示出根据本专利技术的一个实施例的半导体器件的截面图。图2是示出根据本专利技术的另一实施例的半导体器件的截面图。图3是示出根据本专利技术的另一实施例的半导体器件的截面图。图4是示出根据本专利技术的另一实施例的半导体器件的透视图。图5A-5F是示出制造图1中所示的半导体器件的方法的截面图。>图6A-6F是示出制造图2中所示的半导体器件的方法的截面图。图7A-7C是示出制造图3中所示的半导体器件的方法的截面图。图8A-8I是示出制造图4中所示的半导体器件的方法的透视图。图9-15是图8E-8I中所示的半导体器件的截面图。图8E’是示出图8E中所示的半导体器件的替代实施例的透视图。图9’是示出图9中所示的半导体器件的替代实施例的透视图。具体实施方式描述了具有掺杂的外延区域的半导体器件及其制造方法。在以下描述中，为了提供对本专利技术的全面理解，阐述了大量具体细节。在其它实例中，为了避免不必要地使本专利技术难以理解，没有特别详细地描述公知的半导体处理技术和特征。本专利技术的实施例描述了在半导体器件上形成外延区域的方法。在一个实施例中，外延区域是通过循环沉积-蚀刻工艺而沉积的原位碳和磷掺杂的硅(Siy(C,P)1-y)区域。由非常高掺杂磷的硅(SiyP1-y)外延帽层，来回填循环沉积-蚀刻工艺期间在间隔体下方产生的空腔。归因于由(SiyP1-y)外延帽层中非常高的磷掺杂提供的沟道区域处的增大的电子迁移率、减小的短沟道效应(归因于碳抑制了磷扩散)以及减小的寄生电阻的组合效应，在自对准的外延尖端(置位)(EpiTip(SET))结构中的外延区域和帽层叠层的制造提供了显著的晶体管性能增益。图1示出了根据本专利技术的一个实施例的半导体器件的截面图。半导体器件包括由诸如但不限于单晶硅的半导体材料制成的衬底200。在一个实施例中，衬底200是绝缘体上硅(SOI)衬底的硅膜，或者是包括硅、硅锗、锗、III-V族化合物半导体的多层衬底。栅极电介质310形成在衬底200的沟道区域上。在一个实施例中，电介质层310由诸如但不限于氧化硅(例如，SiO2)的任何公知的绝缘材料制成。在另一实施例中，电介质层310由介电常数基本上大于二氧化硅的介电常数(即k>3.9)的高k介电材料制成。高k介电材料的示例包括但不限于氧化钽(Ta2O5)、氧化钛(TiO2)以及氧化铪(HfO2)。栅极电极320形成在栅极电介质310上。在一个实施例中，栅极电极由诸如但不限于多晶硅的任何公知的材料制成。在其它实施例中，栅极电极320由诸如但不限于铂、钨或钛的金属或金属合金材料制成。在一个实施例中，硬掩模410形成在栅极电极320的顶部上。在一个实施例中，硬掩模410由诸如但不限于氮化硅或氮氧化硅的材料制成。间隔体420、440形成在栅极电极320的相对的侧壁上。在一个实施例中，间隔体420、440沿栅极电极320的整个侧壁宽度形成。间隔体420、440包括侧壁421、441以及底表面422、442。在一个实施例中，间隔体420、440由诸如但不限于氮化硅、二氧化硅或氮氧化硅的材料制成。在本专利技术的实施例中，凹陷的源极界面220和凹陷的漏极界面230形成在衬底200上、栅极电极320的相对侧上。在一个实施例中，部分凹陷的源极界面220在间隔体420的底表面422下方以及部分栅极电极320下方横向延伸。类似地，部分凹陷的漏极界面230在间隔体440的底表面442下方以及部分栅极电极320下方横向延伸。源极区域501形成在凹陷的源极界面220上。在本专利技术的实施例中，源极区域501包括形成在凹陷的源极界面220上的外延区域531。帽层541形成在外延区域531上。源极区域501包括源极外延-尖端区域503，源极外延-尖端区域503包括形成在间隔体420和栅极电介质310正下方的外延区域531和帽层541的部分。漏极区域502形成在凹陷的漏极界面230上。在一个实施例中，漏极区域502包括形成在凹陷的漏极界面230上的外延区域532。帽层542形成在外延区域532上。漏极区域502包括漏极外延-尖端区域504，漏极外延-尖端区域504包括形成在间隔体440和栅极电介质310正下方的外延区域532和帽层542的部分。通过相对近地靠近沟道区域形成源极和漏极外延-尖端区域503、504，在沟道区域上引发了更大的流体静应力，从而导致了更高的电子迁移率并增大了驱动电流。在本专利技术的实施例中，外延区域531、532包括掺杂有磷的硅和碳。在此情况下，图1中所示的半导体器件是具有自对准的外延尖端(置位)结构的NMOS平面或三栅极晶体管。在一个实施例中，外延区域531、532包括具有大约0.5原子％至4原子％的碳浓度和大约9E19cm-3至3E21cm-3的磷浓度的硅。在具体实施例中，外延区域531、532包括具有2.2原子％的碳浓度和2E20cm-3的磷浓度的硅。在源极和漏极区域501、502的外延区域531、532中的替位碳(超过2原子％)在沟道区域上施加了流体静应力，这增大了电子迁移率。此外，替位碳抑制了在任何随后的热退火期间的任何磷扩散，从而减小了短沟道效应。在本专利技术的实施例中，帽层541、542是包括掺杂有磷的硅的外延层。在一个实施例中，帽层541、542包括具有大约8E19cm-3至3E21cm-3的磷本文档来自技高网...

【技术保护点】
一种形成半导体器件的方法，包括：提供具有栅极电极的衬底以及形成在所述栅极电极的相对的侧壁上的第一间隔体和第二间隔体；蚀刻所述衬底，以形成凹陷的源极界面和凹陷的漏极界面，并且在所述第一间隔体的底表面与所述凹陷的源极界面之间形成源极外延‑尖端空腔，在所述第二间隔体的底表面与所述凹陷的漏极界面之间形成漏极外延‑尖端空腔；通过将所述衬底暴露于包括蚀刻剂气体的前驱物，而在所述凹陷的源极界面上选择性地沉积第一外延层，并且在所述凹陷的漏极界面上选择性地沉积第二外延层，其中所述第一外延层的沉积在所述源极外延‑尖端空腔内的部分形成源极外延‑尖端区域，并且所述第二外延层的沉积在所述漏极外延‑尖端空腔内的部分形成漏极外延‑尖端区域。

【技术特征摘要】
2009.12.21 US 12/643,9121.一种形成半导体器件的方法，包括：
提供具有栅极电极的衬底以及形成在所述栅极电极的相对的侧壁上的
第一间隔体和第二间隔体；
蚀刻所述衬底，以形成凹陷的源极界面和凹陷的漏极界面，并且在所
述第一间隔体的底表面与所述凹陷的源极界面之间形成源极外延-尖端空
腔，在所述第二间隔体的底表面与所述凹陷的漏极界面之间形成漏极外延-
尖端空腔；
通过将所述衬底暴露于包括蚀刻剂气体的前驱物，而在所述凹陷的源
极界面上选择性地沉积第一外延层，并且在所述凹陷的漏极界面上选择性
...

【专利技术属性】
技术研发人员：A·S·默西，D·B·奥贝蒂内，T·加尼，A·J·派特，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US