一种MOS管制造技术

本发明专利技术涉及MOS管版图设计。在一个实施例中，MOS管呈阵列排布的多个栅极单元，每个栅极单元呈正方形，每个栅极单元包括四个边部以及四个角区，相邻的两个栅极单元之间间隔预定距离，其中至少具有互相相邻的四个栅极单元，该四个栅极单元都具有一个角区与其他三个栅极单元的角区相邻且对应；位于各个栅极单元内的漏极区；位于各个栅极单元内的漏极区的中心处的漏极接触孔；位于各个栅极单元之间的源极区；位于所述四个栅极单元的相互相邻的四个角区围绕的源极区的中心处的源极接触孔。本发明专利技术实施例针对需要较大漏极间距的功率器件设计了新型版图结构，减小了芯片面积。

【技术实现步骤摘要】

本专利技术涉及一种集成电路设计，特别涉及MOS管版图设计。
技术介绍
在许多集成电路中，有时需要宽长比特别大的功率MOS管。宽长比是指沟道宽度与沟道长度的比值，宽长比较大有助于导通较大电流。现有技术中已经存在一些关于功率MOS管的版图设计方案来减小版图面积。但是一些功率MOS管还需要直接连接到芯片管脚，这些功率MOS通常需要遵循防静电设计规则来实现一定的抗静电性能。一般防静电设计规则需要这些功率MOS管存在较大的漏极接触孔到沟道间距，这个间距一般也被称为漏极间距(DrainSpace)。对于较大面积的功率器件，无法在制造时保证功率器件各部分的击穿电压完全相等，所以一种可能的解决方案是增加漏极间距来对功率器件的每处局部进行限流，这样可以实现某些先击穿的部分的静电泄放电流被限制，直到功率器件的各部分都被击穿，共同来泄放较大的静电泄放电流，从而避免某些局部被过大的电流所永久损坏。图1是传统交错条形(AlterativeBar)结构的功率器件，如果增大漏极间距，其所需的芯片面积较大。
技术实现思路
本专利技术提供一种解决上述问题的MOS管。在一个实施例中，MOS管包括呈阵列排布的多个栅极单元，每个栅极单元呈正方形，每个栅极单元包括四个边部以及四个角区，相邻的两个栅极单元之间间隔预定距离，其中至少具有互相相邻的四个栅极单元，该四个栅极单元都具有一个角区与其他三个栅极单元的角区相邻且对应；位于各个栅极单元内的漏极区；位于各个栅极单元内的漏极区的中心处的漏极接触孔；位于各个栅极单元之间的源极区；位于所述四个栅极单元的相互相邻的四个角区围绕的源极区的中心处的源极接触孔。优选地，栅极单元的角区具有呈斜角或圆弧形的顶角。优选地，源极接触孔和漏极接触孔为圆形或等边的多边形。进一步优选地，源极接触孔的边与栅极的各边可以呈45度角或135度角。或者，漏极接触孔和源极接触孔为正方形时，各自的正方形彼此成45度角旋转关系。本专利技术实施例针对需要较大漏极间距的功率器件设计了新型版图结构，减小了芯片面积。附图说明图1是传统交错条形(AlterativeBar)结构的功率器件；图2是本专利技术实施例的MOS管版图。具体实施方式下面通过附图和实施例，对本专利技术的技术方案做进一步的详细描述。图2是本专利技术实施例的MOS管版图。如图2所示，MOS管版图中，几乎所有的区域都覆盖了有源区，有源区被栅极区域分割成源极区域和漏极区域。可以利用自对准技术，实现栅极位置分别与源和漏位置的自对准，由此降低珊对源漏的覆盖电容，提高电路的开关速度。此外，注入层会覆盖整个有源区。以NMOS为例，N+注入层还会覆盖整个有源区，为了简化说明，图2中未画出N+注入层。栅极区域包括呈阵列排布的多个栅极单元，图中例示了栅极单元22-1，22-2，22-3和22-4，相邻的两个栅极单元之间间隔预定距离。其余栅极单元按同理排布。每个栅极单元呈近似正方形，每个栅极单元包括四个边部以及四个角区，该四个栅极单元都具有一个角区与其他三个栅极单元的角区相邻且对应。在一个例子中，栅极单元在四个角上呈斜角。栅极单元的四个角也可以采用圆弧形。源极区域位于栅极单元之间。在相邻四个栅极单元22-1，22-2，22-3和22-4之间、相互相邻的四个角区围绕的源极区的中心处放置一个或几个源极接触孔26。在一个例子中，源极接触孔可为正方形，并且/或者源极接触孔的边与栅极的各边可以呈45度角或135度角。源极接触孔还可为圆形，或等边的多边形(边数例如可为4-8)。每个栅极单元(例如22-1)中间的区域为漏极区域。漏极区域通常设置有接触孔(例如24-1，24-2，24-3，24-4)。漏极接触孔的形状一般和源极接触孔一致。漏极接触孔和源极接触孔为正方形时，各自的正方形可彼此成45度角旋转关系。漏极接触孔(24-1，24-2，24-3和24-4)到任何沟道距离都等于或大于一定的最小漏极间距。最小漏极间距是由希望通过的静电测试标准决定，例如希望通过2千伏静电测试和通过4千伏静电测试，其值可能不一样。由漏极接触孔24-1，24-2，24-3和24-4为顶点的虚线框可定义一个重复单元，功率MOS管版图可由此重复单元或其镜像图像重复拼凑而成。在这样的一个重复单元中，每个源极接触孔的电流分别流向(或来自)周边的四个漏极接触孔，每个漏极接触孔大约接收(或提供)1/4的来自(去)该源极接触孔的电流，反之同理，每个漏极接触孔的电流分别流向(或来自)周边的四个源极接触孔，每个源极接触孔大约接收(或提供)1/4的来自(去往)该源极接触孔的电流。在一个例子中，重复单元为正方形。如此设计有助于让相邻的栅极单元间距更近，从而得到在相同芯片面积的条件下取得更大等效MOS管沟道宽度的效果。对于功率器件来说，通常希望宽长比足够大，所以通常MOS功率器件的长度被设置为最小多晶硅栅极宽度。在标准自对准MOS工艺中，栅极宽度用来定义MOS管的沟道长度。一般可通过定义单位有效MOS管宽度的面积消耗来比较功率器件的面积有效性，实现单位有效MOS管宽度所需的面积越小越优。下面计算并比较本专利技术实施例和现有技术的单位有效MOS管宽度的面积消耗。设最小多晶硅(栅极)宽度为dg，最小接触孔宽度为dc，最小源极接触孔到栅极间距为ds，漏极接触孔到栅极间距为dd。在一个典型0.5μm工艺中，dg＝0.5μm，dc＝0.4μm，dd＝1.2μm，ds＝0.3μm。可以计算重复单元的边长为:X2=dc+2×dd+2×dg+2ds]]>因此，X2＝4.224μm。其中，下脚标2指代本专利技术实施例。对于图2所示重复单元，由于拐角处导通不理想，因此拐角的有效宽度需要根据实验测量的经验值确定。根据经验公式每个拐角的有效宽度为0.552×dg]]>重复单元的有效MOS管宽度为W2＝(8×dd+(0.55/2)×dg×4)因此，W2＝10.15μm。重复单元面积为:S2＝X2×X2＝17.84μm2单位有效MOS管宽度的面积消耗λ为λ2=S2W2]]>计算可得:λ2＝1.76而对于图1所示的现有技术方案(下脚标1指代现有技术)，可以计算重复单元的面积为:S1＝K×(dc+ds+dd+dg)重复单元的有效MOS管宽度为：W1＝K则单位有效MOS管宽度的面积消耗λ1为...

【技术保护点】
一种MOS管，包括：呈阵列排布的多个栅极单元，每个栅极单元呈正方形，每个栅极单元包括四个边部以及四个角区，相邻的两个栅极单元之间间隔预定距离，其中至少具有互相相邻的四个栅极单元，该四个栅极单元都具有一个角区与其他三个栅极单元的角区相邻且对应；位于各个栅极单元内的漏极区；位于各个栅极单元内的漏极区的中心处的漏极接触孔；位于各个栅极单元之间的源极区；位于所述四个栅极单元的相互相邻的四个角区围绕的源极区的中心处的源极接触孔。

【技术特征摘要】
1.一种MOS管，包括：
呈阵列排布的多个栅极单元，每个栅极单元呈正方形，每个栅极单元
包括四个边部以及四个角区，相邻的两个栅极单元之间间隔预定距离，其
中至少具有互相相邻的四个栅极单元，该四个栅极单元都具有一个角区与
其他三个栅极单元的角区相邻且对应；
位于各个栅极单元内的漏极区；
位于各个栅极单元内的漏极区的中心处的漏极接触孔；
位于各个栅极单元之间的源极区；
位于所述四个栅极单元的相互相邻的四个角区围绕的源极区的中心...

【专利技术属性】
技术研发人员：王钊，
申请(专利权)人：无锡中感微电子股份有限公司，
类型：发明
国别省市：江苏;32