半导体存储装置制造方法及图纸

半导体存储装置(1)包括由多个存储单元(MC)布置成矩阵状而成的存储单元阵列(MCA)，该半导体存储装置(1)包括读出字线(RWL)、读出位线(RBL)以及读出源极线(RSL)。多个存储单元分别包括：第一及第二反相器(INV1、INV2)，该第一及第二反相器(INV1、INV2)交叉耦合连接；第一晶体管(TR1)，该第一晶体管(TR1)连接在读出位线和读出源极线之间，而且所述第一晶体管(TR1)的栅极与第一反相器的输出端连接；第二晶体管(TR2)，该第二晶体管(TR2)与所述第一晶体管(TR1)串联，而且所述第二晶体管(TR2)的栅极与读出字线连接。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种半导体存储装置，特别涉及降低静态随机存取存储器(StaticRandom Access Memory, SRAM)的功耗的技术。
技术介绍
近年来，伴随着便携式电子终端设备的普及，对半导体集成电路低功耗化的需求越来越强烈。特别是，在被称为系统LSI (Large Scale Integrat1n)的大规模半导体集成电路中，由于片上SRAM在整个电路中所占据的比例较大，因此，SRAM的低功耗化对于大幅度降低系统LSI的整个芯片的功耗是有效的。作为现有的SRAM，公开了一种单端型8T(8晶体管)-SRAM(参照例如非专利文献I)。图17是现有技术所涉及的SRAM中的存储单元的结构图。在这个存储单元101中，通过控制写入字线WWL、写入位线BL以及反相写入位线BLX，来进行数据写入。另一方面，通过控制读出字线RWL以及读出位线RBL，来进行数据读出。在数据读出操作中，读出位线RBL被预充电，并且通过驱动读出字线RWL，使晶体管T2接通。此后，晶体管T1例如根据存储单元101中所存储的数据而接通，由此读出位线RBL连接到接地电位上，数据就会被读出。非专利文献1:Toshikazu Suzuki et al，" A Stable 2-Port SRAM CellDesign Against Simultaneously Read/ffrite-Disturbed Accesses" ， IEEE JOURNAL OFSOLID-STATE CIRCUITS，SEPTEMBER 2008，VOL.43，N0.9，pp.2109-2119【专利
技术实现思路
】-专利技术所要解决的技术问题-大多情况下，SRAM是多个存储单元101布置成矩阵状而构成的，读出字线RWL与包括被选存储单元的、同一行上的多个存储单元连接。因此，在由图17所示的存储单元101构成的SRAM中，当读出字线RWL被驱动时，就会存在在与该读出字线RWL相连接的多个存储单元中，晶体管Tl、T2都接通的情况。由此，在使用图17所示的存储单元101的SRAM中，不管是被选存储单元还是非被选存储单元，都存在与这些存储单元连接的读出位线RBL被放电至接地电位的情况。其结果是，由于每当进行数据读出循环时，与非被选存储单元连接的读出位线RBL都需要进行放电和预充电，因而会有功耗增大的可能性。特别是，在存储单元的数量增加的情况下，功耗就明显增大。鉴于上述问题，本专利技术的目的在于:提供一种即使存储单元的数量增加，也能够降低功耗的半导体存储装置。-用以解决技术问题的技术方案-为了解决上述问题，本专利技术采用了以下技术方案。即，一种半导体存储装置包括由多个存储单元布置成矩阵状而成的存储单元阵列，所述半导体存储装置包括:多条读出字线，其分别对应着所述存储单元阵列中的相应的行而设，并且与布置在该行上的多个存储单元共同连接；多条读出位线，其分别对应着所述存储单元阵列中的相应的列而设，并且与布置在该列上的多个存储单元共同连接；以及多条读出源极线，其分别对应着所述存储单元阵列中的相应的列而设，并且与布置在该列上的多个存储单元共同连接，所述多个存储单元分别包括:第一反相器和第二反相器，所述第一反相器和所述第二反相器交叉耦合连接；第一晶体管，所述第一晶体管连接在与该存储单元对应的、读出位线和读出源极线之间，而且所述第一晶体管的栅极与所述第一反相器的输出端连接；以及第二晶体管，所述第二晶体管与所述第一晶体管串联，而且所述第二晶体管的栅极与对应于该存储单元的读出字线连接。根据上述内容，各个存储单元包括由第一反相器和第二反相器构成、且可以保持数据的锁存电路。各个存储单元还包括串联在与自身相对应的、读出位线和读出源极线之间的第一晶体管和第二晶体管。第一晶体管的栅极与第一反相器连接，第二晶体管的栅极则与相对应的读出字线连接。通过对与存储单元阵列中的各行分别对应的读出字线、以及与存储单元阵列中的各列分别对应的、读出位线和读出源极线进行控制，就能够从被选存储单元中读出数据。具体而言，当要从被选存储单元中读出数据时，使预充电了的各条读出位线成为浮置状态，并使与被选存储单元连接的读出源极线放电。再有，驱动与被选存储单元连接的读出字线。这样一来，在被选存储单元以及布置在与该被选存储单元位于同一行上的非被选存储单元中的各个第二晶体管就会接通。包含在多列上的存储单元中的各个第一晶体管就会根据各个存储单元所存储的数据接通或者截止。此时，如果在与被驱动了的读出字线相连的多个存储单元中包含的第一晶体管接通，则在被选存储单元和非被选存储单元中，与各个存储单元对应的、读出位线、第一晶体管和第二晶体管以及读出源极线就会连接起来。也就是说，可形成读出位线与读出源极线连接起来的电流路径。在上述半导体存储装置中，由于能够单独控制各条读出源极线，因而能够进行如下的控制:例如，使与被选存储单元连接的读出源极线放电，并使与非被选存储单元连接的读出源极线的电位维持在和读出位线相同程度的电位上。由此，电流就会在被选存储单元中的电流路径内流通，所以能够读出数据，但是电流不会在非被选存储单元中的电流路径内流通。也就是说，即使布置在存储单元阵列中的存储单元数量增加，读出数据时所流通的电流也只需在被选存储单元中流通的电流即可，从而能够降低整个半导体存储装置的功耗。-专利技术的效果-根据本专利技术，能够提供即使存储单元的数量增加，也能降低功耗的半导体存储装置。【附图说明】图1是第一实施方式所涉及的半导体存储装置的结构图。图2是表示图1中的半导体存储装置的列多路复用(column multiplex)结构的概要图。图3是表示第一实施方式所涉及的半导体存储装置的读出操作的波形图。图4是由现有的存储单元构成存储单元阵列时的参考示例图。图5是包括图4中的存储单元阵列的列多路复用结构的参考示例图。图6是从现有的存储单元中读出数据时的波形图。图7是表不电源电位和功耗的关系的图表。图8是表示列单元(column cell)数和功耗的关系的图表。图9是表不列单兀数和功耗的关系的另一图表。图10是第二实施方式所涉及的半导体存储装置的结构图。图11是第三实施方式所涉及的存储器控制电路的结构图。图12是表示第三实施方式所涉及的半导体存储装置的读出操作的波形图。图13是第四实施方式所涉及的半导体存储装置的结构图。图14是第四实施方式所涉及的存储器控制电路的结构图。图15是表示第四实施方式所涉及的半导体存储装置的读出操作的波形图。图16是本专利技术所涉及的存储单元的另一结构图。图17是现有技术所涉及的SRAM中的存储单元的结构图。【具体实施方式】(第一实施方式)图1是第一实施方式所涉及的半导体存储装置的结构图。图1所示的半导体存储装置1包括存储单元阵列MCA和读出源极线驱动部2。半导体存储装置1例如由单端型8T(8晶体管)-SRAM构成。存储单元阵列MCA包括:存储单元MC、写入位线BL〈7:0>、反相写入位线BLX〈7:0>、写入字线WWL、读出字线RWL、读出位线RBL〈7:0>、预充电电路PREC〈7:0>、预充电信号PRE以及读出源极线RSL〈7:0>。需要说明的是，存储单元阵列MCA是在读出字线RWL上的列数为8的情况下本文档来自技高网...

【技术保护点】
一种半导体存储装置，其包括由多个存储单元布置成矩阵状而成的存储单元阵列，其特征在于：所述半导体存储装置包括：多条读出字线，其分别对应着所述存储单元阵列中的相应的行而设，并且与布置在该行上的多个存储单元共同连接；多条读出位线，其分别对应着所述存储单元阵列中的相应的列而设，并且与布置在该列上的多个存储单元共同连接；以及多条读出源极线，其分别对应着所述存储单元阵列中的相应的列而设，并且与布置在该列上的多个存储单元共同连接，所述多个存储单元分别包括：第一反相器和第二反相器，所述第一反相器和所述第二反相器交叉耦合连接；第一晶体管，所述第一晶体管连接在与该存储单元对应的、读出位线和读出源极线之间，而且所述第一晶体管的栅极与所述第一反相器的输出端连接；以及第二晶体管，所述第二晶体管与所述第一晶体管串联，而且所述第二晶体管的栅极与对应于该存储单元的读出字线连接。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：山本安卫，
申请(专利权)人：株式会社索思未来，
类型：发明
国别省市：日本;JP