一种半导体器件的制造方法技术

本发明专利技术提供一种半导体器件的制造方法，包括：提供半导体衬底，在半导体衬底上形成有层间介电层，在层间介电层中形成有互连线；在半导体衬底上沉积形成保护层，并在保护层中形成底部电极；在半导体衬底上依次形成磁通道结材料层和具有磁通道结图案的光刻胶层；实施蚀刻，形成磁通道结。根据本发明专利技术，通过蚀刻形成磁通道结之后，由于保护层的阻隔，蚀刻残留物不会存留于互连线的顶部，确保器件具有良好的性能。

【技术实现步骤摘要】

本专利技术涉及半导体制造工艺，具体而言涉及一种改善形成磁通道结时实施的蚀刻所产生的蚀刻残留的方法。
技术介绍
作为在电源断开时能够保持信息的非易失性存储器，利用磁性材料的磁化来记录信息的磁性随机存取存储器(MRAM)正逐渐引起关注，并且当前正在不断发展。在MRAM中，电流流过基本上垂直的两种地址配线(字线和位线)，并且通过由地址配线生成的电流感应磁场反转在地址配线的交点处的磁性存储元件的磁化层中的磁化来记录信息。当读取信息时，利用磁阻效应(MR效应)，其中，阻抗根据磁性存储元件的存储层中的磁化方向而改变。所述磁性存储元件中比较常见的是磁通道结(MTJ)，采用现有技术形成磁通道结包括以下步骤:首先，如图1A所示，提供半导体衬底100，半导体衬底100中形成有单元阵列区和外围区，单元阵列区和外围区均形成有隔离结构101，隔离结构101将单元阵列区和外围区分割为多个不同的有源区，在有源区上形成有PMOS或NM0S，位于单元阵列区中的MOS的源极102、漏极103以及位于外围区中的MOS的源极102’、漏极103’为N+掺杂或P+掺杂，在位于单元阵列区中的MOS的栅极侧墙的下方形成有轻掺杂漏极(LDD) 104，在位于外围区中的MOS的栅极侧墙的下方形成有轻掺杂漏极(LDD) 104’，在源极、漏极以及栅极的顶部形成有自对准硅化物105，在位于半导体衬底100之上的第一层间介电层106中形成有第一接触107，第一接触107的底部连接自对准硅化物105，第一接触107的顶部连接形成于第二层间介电层109中的互连线110，在第二层间介电层109和第一层间介电层106之间形成有第一蚀刻停止层108，在第二层间介电层109和互连线110的顶部形成有自下而上层叠的底部电极材料层IlUMTJ材料层112、第二蚀刻停止层113、硬掩膜层114、底部抗反射涂层(BARC层)115和具有MTJ图案的光刻胶层116 ;接着，如图1B所示，以光刻胶层116为掩膜，实施第一干法蚀刻，以依次蚀刻BARC层115、硬掩膜层114和第二蚀刻停止层113，去除光刻胶层116和BARC层115，再以硬掩膜层114和第二蚀刻停止层113为掩膜，实施第二干法蚀刻，以依次蚀刻MTJ材料层112和底部电极材料层111，去除硬掩膜层114和第二蚀刻停止层113。实施上述工艺之后，由于经过蚀刻的MTJ材料层112和底部电极材料层111的底部宽度小于互连线110的顶部宽度，因此，上述蚀刻产生的蚀刻残留将会造成互连线110的顶部的颗粒污染，进而影响器件的性能。因此，需要提出一种方法，以解决上述问题。
技术实现思路
针对现有技术的不足，本专利技术提供，包括:提供半导体衬底，在所述半导体衬底上形成有层间介电层，在所述层间介电层中形成有互连线；在所述半导体衬底上沉积形成保护层，并在所述保护层中形成底部电极；在所述半导体衬底上依次形成磁通道结材料层和具有磁通道结图案的光刻胶层；实施蚀刻，形成磁通道结。进一步，所述保护层包括自下而上层叠的底层和顶层，所述底层的构成材料包括氮化硅或者具有低介电常数的材料，所述顶层的构成材料包括氧化物。进一步，形成所述底部电极的步骤包括:在所述保护层上形成具有用于填充所述底部电极的构成材料的沟槽图案的光刻胶层；以所述光刻胶层为掩膜，实施干法蚀刻，在所述保护层中形成所述沟槽；采用灰化工艺去除所述光刻胶层；沉积形成底部电极材料层，以完全填充所述沟槽；执行化学机械研磨，研磨所述底部电极材料层直至露出所述保护层。进一步，所述化学机械研磨的研磨液对所述底部电极材料层和所述保护层中的顶层具有相同的研磨选择性。进一步，所述底部电极材料层的构成材料包括自下而上层叠的氮化钽和氮化钛、或者单层招。进一步，在所述磁通道结材料层和所述具有磁通道结图案的光刻胶层之间还形成有自下而上层叠的蚀刻停止层和硬掩膜层。进一步，所述蚀刻包括:以所述具有磁通道结图案的光刻胶层为掩膜，以依次蚀刻所述硬掩膜层和所述蚀刻停止层的第一干法蚀刻；以经过所述第一干法蚀刻的硬掩膜层和蚀刻停止层为掩膜，以蚀刻所述磁通道结材料层的第二干法蚀刻。进一步，实施所述第一干法蚀刻之后且实施所述第二干法蚀刻之前，采用灰化工艺去除所述具有磁通道结图案的光刻胶层。根据本专利技术，通过蚀刻形成磁通道结之后，由于保护层的阻隔，蚀刻残留物不会存留于互连线的顶部，确保器件具有良好的性能。【附图说明】本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。附图中:图1A-图1B为根据现有技术形成MTJ而依次实施的步骤所分别获得的器件的示意性剖面图；图2A-图2G为根据本专利技术示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图；图3为根据本专利技术示例性实施例的方法依次实施的步骤的流程图。【具体实施方式】在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。为了彻底理解本专利技术，将在下列的描述中提出详细的步骤，以便阐释本专利技术提出的改善形成磁通道结时实施的蚀刻所产生的蚀刻残留的方法。显然，本专利技术的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本专利技术的较佳实施例详细描述如下，然而除了这些详细描述外，本专利技术还可以具有其他实施方式。应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。下面，参照图2A-图2G和图3来描述根据本专利技术示例性实施例的方法改善形成磁通道结时实施的蚀刻所产生的蚀刻残留的主要步骤。参照图2A-图2G，其中示出了根据本专利技术示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图。首先，如图2A所示，提供半导体衬底200，半导体衬底200的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI )、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底200的构成材料选用单晶硅。在半导体衬底200中形成有隔离结构201，隔离结构201为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。作为示例，在本实施例中，隔离结构201为浅沟槽隔离结构。隔离结构201将形成在半导体衬底200中的单元阵列区和外围区分割为多个不同的有源区，在有源区上形成有PMOS或NMOS,位于单元阵列区中的MOS的源极202、漏极203以及位于外围区中的MOS的源极202’、漏极203’为N+掺杂或P+掺杂，在位于单元阵列区中的MOS的栅极侧墙的下方形成有轻掺杂漏极(LDD)204，在位于外围区中的MOS的栅极侧墙的下方形成有轻掺杂漏极(LDD)204’。在源极、漏极以及栅极的顶部形成有自对准硅化物205，在位于半导体衬底200之上的第一层间介电层206中形成有第一接触207，第一接触207的底部连接自对本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成有层间介电层，在所述层间介电层中形成有互连线；在所述半导体衬底上沉积形成保护层，并在所述保护层中形成底部电极；在所述半导体衬底上依次形成磁通道结材料层和具有磁通道结图案的光刻胶层；实施蚀刻，形成磁通道结。

【技术特征摘要】

【专利技术属性】
技术研发人员：曾贤成，黄河，李海艇，侯飞凡，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31