半导体装置用的先进法拉第屏蔽制造方法及图纸

一种集成电路装置，其包含：包含半导体基底中所形成栅极电极与漏极区的晶体管；在该基底中形成的隔离结构，该隔离结构横置于该栅极电极与该漏极区之间；以及横置于该栅极电极与该漏极区之间和在该隔离结构之上的法拉第屏蔽，其中该法拉第屏蔽具有相对于该基底的上表面实质垂直取向的长轴。

【技术实现步骤摘要】
【专利摘要】本专利技术涉及半导体装置用的先进法拉第屏蔽，揭示的一种示例性装置包括包含半导体基底中所形成栅极电极与漏极区的晶体管、在基底中所形成的隔离结构以及横置于栅极电极与漏极区之间和隔离结构之上的法拉第屏蔽，其中隔离结构横置于栅极电极与漏极区之间，法拉第屏蔽具有相对于基底上表面实质垂直取向的长轴。【专利说明】半导体装置用的先进法拉第屏蔽
一般而言，本揭示关于精密半导体装置的制造，并且更明确的是如LDMOS装置等半导体装置用的先进法拉第屏蔽，以及制造此种装置的方法。
技术介绍
RF功率放大器是基地台、广播传送器以及微波应用中的关键组件。此类功率放大器通常可处理广泛的信号类别，如GSM、EDGE、W-CDMA、WiMAX以及DVD-T。LDMOSdaterallyDiffused Metal Oxide Semiconductor,横向扩散式金属氧化物半导体)装置由于其优异的功率容量、增益、效率及可靠度已获选用于RF功率放大器的技术超过十年。在RF LDMOS装置中，法拉第屏蔽常用于两种用途:(1)为了缓解栅极底下漏极边缘处的热载子注入而对漏极电位遮蔽(screen)栅极并且将高电场移离栅极边缘；以及(2)降低反向转移电容(Cgd-栅极对漏极电容)，藉以改善RF效能。随着装置尺寸持续缩小，开发可用省钱省时的方式予以制造具更佳屏蔽特性的装置变得非常重要。第I图是示例性先前技术LDMOS半导体装置10在制造早期阶段的简化剖面图。LDMOS装置10可为N型LDMOS装置或P型LDMOS装置。LDMOS装置10形成于可由硅或其它半导体材料所构成示例性主体半导体基底12之上。基底12也可具有包括主体硅层、埋置型绝缘层以及主动层的上覆硅绝缘体(SOI)配置，其中半导体装置形成于主动层中及之上。如第I图所示，LDMOS装置10具有形成于基底12之上的描述性栅极结构14。栅极结构14通常由栅极绝缘层14A与栅极电极14B所构成，这两者都可由各种材料所构成并且使用各种已知技术予以制造。例如，栅极绝缘层14A可由举例如二氧化硅、所谓的高k(k大于10)绝缘材料等各种不同材料所构成。类似地，栅极电极14B也可具有如多晶硅或非晶硅之类的材料，或其可由作用为栅极电极14B的一或多种金属层所构成。例如硅氮化物所构成的描述性侧壁隔件15通常是邻近栅极电极结构14而成以保护并且电隔离栅极电极结构。栅极结构14的栅极电极14B具有源极侧边缘14SE与漏极侧边缘14DE。多个掺杂区形成于基底12就像惯用于LDMOS装置，例如，源极区17、漏极区19以及电井接触区21。装置10也包括在基底10上形成的多个隔离结构，例如凹槽隔离结构。更明确的是，漏极隔离区16A将栅极与漏极区19分开，而隔离区16B置于掺杂源极/漏极区17、19与电井接触区21之间。在多层绝缘材料中形成各种导电结构以对LDMOS装置10的各种掺杂区与结构提供电连接。在图标的实施例中，装置10包括导电性耦接于LDMOS装置之源极/漏极区17、19与电井接触区21的多个导电结构，亦即源极/漏极区导体(「SDC」)20、源极/漏极接触件22 (「CA」)、所谓的零号通孔(「V0」)24以及I号金属(「Ml」)26导电结构。在产业界里，集成电路产品用的第一通用接线层通常指定为「Ml」并且源极/漏极区导体20有时可称为「凹槽硅化物」区。在图标的实施例中，导电结构分别置于描述性的第一、第二以及第三层绝缘材料30、32、34中。在第I图中所示的还有朝漏极区19横向扩展超出栅极电极之漏极侧边缘14DE的「M-1」型法拉第屏蔽40。在第I图中概示的还有LDMOS装置用所谓的「WSi」型屏蔽42。在某些情况下，先前技术LDMOS装置非两种屏蔽都运用。屏蔽40、42的一个目的在于降低栅极对漏极(「Cgd」)电容以便提升LDMOS装置的RF效能以及切换速度。另外，屏蔽40、42遮蔽施加于漏极19的电位对栅极的影响并且将漏极电位所产生的高电场朝漏极区19有效横向移离栅极，此有助于降低栅极电极14的漏极侧边缘14DE的负面热载子注入。本揭示针对半导体装置用的先进法拉第屏蔽以及制作此种装置的方法。
技术实现思路
下文呈现简化的
技术实现思路
用以对本专利技术的某些态样提供基本理解。本
技术实现思路
不是本专利技术的彻底概述。其意图不在于辨别本专利技术的重要或关键要素或描述本专利技术的范畴。其唯一目的在于以简化形式呈现某些概念作为下文更详细说明的前言。一般而言，本揭示针对如LDMOS装置之类半导装置用的先进法拉第屏蔽、以及制作此种装置的方法。本文所揭示的一种描述性装置包括包含半导体基底中所形成栅极电极与漏极区的晶体管，在基底中形成的隔离结构，其中隔离结构横置于栅极电极与漏极区之间，以及横置于栅极电极与漏极区之间和隔离结构之上的法拉第屏蔽，其中法拉第屏蔽具有相对于基底的上表面实质垂直取向的长轴。在另一描述性实施例中，所揭示的装置包括包含半导体基底中所形成栅极电极与漏极区的晶体管，导电性耦接至漏极区的源极/漏极导体，置于源极/漏极导体上并且导电性耦接至源极/漏极导体上的源极/漏极接触件，形成于基底中的隔离结构，其中隔离结构横置于栅极电极与漏极区之间，以及横置于栅极电极与漏极区之间的法拉第屏蔽，其中法拉第屏蔽由相应于源极/漏极导体与源极/漏极接触件的导电特征所构成。在又一实施例中，本文所揭示的新颖性装置包括包含半导体基底中所形成栅极电极与漏极区的晶体管，I号金属金属化层，置于I号金属金属化层之下并且导电性耦接至漏极区的多个漏极导电结构，形成于基底中的隔离结构，其中隔离结构横置于栅极电极与漏极区之间，以及横置于栅极电极与漏极区之间的法拉第屏蔽，其中法拉第屏蔽由相应于漏极导电结构的导电特征所构成。于更又一实施例中，本文所揭示的新颖性装置包括包含半导体基底中所形成栅极电极与漏极区的晶体管，包含置于栅极电极之上的I号金属型法拉第屏蔽的I号金属金属化层，形成于基底中的隔离结构，其中隔离结构横置于栅极电极与漏极区之间，以及横置于栅极电极与漏极区之间和隔离区之上的法拉第屏蔽，法拉第屏蔽导电性耦接至I号金属型法拉第屏蔽。于更又一实施例中，本文所揭示的新颖性装置包括包含半导体基底中所形成栅极电极与漏极区的晶体管，包含半导体基底中所形成栅极电极与漏极区的晶体管；包含置于该栅极电极之上的I号金属型法拉第屏蔽的I号金属金属化层；置于该I号金属金属化层之下并且导电性耦接至该漏极区的多个漏极导电结构；形成于该基底中的隔离结构，该隔离结构横置于该栅极电极与该漏极区之间；以及横置于该栅极电极与该漏极区之间并且接触该隔离区的法拉第屏蔽，其中该法拉第屏蔽导电性耦接至该I号金属型法拉第屏蔽并且其中该法拉第屏蔽由相应于该漏极导电结构的导电特征所构成。【专利附图】【附图说明】本揭露可参照底下说明配合附图予以理解，其中相称的参考组件符号视为相称的组件，以及其中:第I图是先前技术LDMOS装置的一个描述性具体实施例的剖面图；第2A至2G图是具有本文所述新颖性法拉第屏蔽描述性具体实施例的半导体装置一个描述性具体实施例的各种图标；以及第3图用图形描绘展现本文所揭示新颖性法拉第屏蔽一个描述性具体实施功效的仿真结果。尽管本文所揭露的技术主题易受各种改进和替代形式所影响，其本文档来自技高网...

【技术保护点】
一种集成电路装置，其包含：包含半导体基底中所形成栅极电极与漏极区的晶体管；在该基底中形成的隔离结构，该隔离结构横置于该栅极电极与该漏极区之间；以及横置于该栅极电极与该漏极区之间和在该隔离结构之上的法拉第屏蔽，其中该法拉第屏蔽具有相对于该基底的上表面实质垂直取向的长轴。

【技术特征摘要】
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【专利技术属性】
技术研发人员：Y·刘，V·瓦卡达，J·恰瓦蒂，
申请(专利权)人：格罗方德半导体公司，
类型：发明
国别省市：