射频LDMOS器件及工艺方法技术

本发明专利技术公开了一种射频LDMOS器件，在P型衬底上的P型外延中具有体区及轻掺杂漂移区，外延上具有多晶硅栅极及法拉第屏蔽层结构。所述的P型外延是分为浓度不同的上下两层，位于下层的P型外延掺杂浓度高于位于上层的P型外延。本发明专利技术还公开了所述的射频LDMOS器件的工艺方法，包含两层外延层的形成、轻掺杂区注入、体区注入、多晶硅栅极形成、源漏区注入、法拉第屏蔽层及钨塞形成等步骤。

【技术实现步骤摘要】

本专利技术涉及半导体领域，特别是指一种射频LDMOS器件，本专利技术还涉及所述射频LDMOS器件的工艺方法。
技术介绍
在3G通讯领域越来越多的要求更大功率的RF器件的开发。射频LDMOS (LDMOS:Laterally Diffused Metal Oxide Semiconductor),由于其具有线性度好、增益高、耐压高、输出功率大、热稳定性好、效率高、宽带匹配性能好、易于和MOS工艺集成等优点，并且其价格远低于砷化镓器件，是一种非常具有竞争力的功率器件，被广泛用于以及无线广播与核磁共振、GSM、PCS、W-CDMA基站的功率放大器、手提式无线基站功率放大中，其应用频率为900MHz?3.8GHzο如今，射频LDMOS比双极型晶体管以及GaAs器件更受欢迎。目前常规的射频LDMOS的结构如图1所示，图中I是P型衬底，10是P型外延，11是体区，12是轻掺杂漂移区，15是多晶硅栅极，多晶硅栅极15之上还具有法拉第屏蔽层17。这种结构在漏端21有轻掺杂的漂移区12 (LDD)，从而使其具有较大的击穿电压(BV)，同时由于其漂移区浓度较淡，使其具有较大的导通电阻(Rdson)。法拉第屏蔽层17的作用是降低反馈的栅漏电容(Cgd)，同时由于其在应用中处于零电位，可以起到场版的作用，降低表面电场，从而增大器件的击穿电压，并且能够起到抑制热载流子注入的作用。一般情况下，为了得到较高的载流子迁移率，图中的P型外延层10采用较淡的浓度，并且只有一层的结构。
技术实现思路
本专利技术所要解决的技术问题是提供一种射频LDMOS器件，其具有两层浓度不同的P型外延层。本专利技术所要解决的另一技术问题是提供所述射频LDMOS器件的工艺方法。为解决上述问题，本专利技术所述的射频LDMOS器件，在P型衬底上具有P型外延，所述P型外延中具有P型体区，一重掺杂P型区和射频LDMOS器件的源区位于所述P型体区中；所述P型外延中还具有轻掺杂漂移区，轻掺杂漂移区中具有所述LDMOS器件的漏区；所述P型体区与轻掺杂漂移区之间的硅表面具有栅氧及覆盖在栅氧之上的多晶硅栅极；多晶硅栅极及靠近多晶硅栅极的轻掺杂漂移区之上覆盖氧化层，氧化层上具有法拉第屏蔽层；在P型体区远离轻掺杂漂移区的一侧具有穿通外延层且其底部位于P型衬底的钨塞，钨塞上端连接所述重掺杂P型区；所述的P型外延分为浓度不同的第一 P型外延层和第二 P型外延层，第一 P型外延层浓度高于第二 P型外延层，且位于第二 P型外延层之下。进一步地，所述第一 P型外延层的体浓度为2xl015?5xl016cnT3,厚度为I?10 μ m ;第二 P型外延层的体浓度为IxlO14?2xl015cnT3,厚度为0.1?5 μ m。本专利技术所述的射频LDMOS器件的工艺方法，包含如下工艺步骤:第I步，在P型重掺杂的衬底上生长第一 P型外延层，在第一 P型外延层上再生长第二P型外延层；第2步，利用光刻胶定义出轻掺杂漂移区，进行轻掺杂漂移区的离子注入；第3步，利用光刻胶定义出P型体区，进行离子注入并高温推进；第4步，淀积栅氧及多晶硅并刻蚀，形成多晶硅栅极；第5步，光刻胶定义出源区及漏区，进行源区及漏区的离子注入；再定义出重掺杂P型区，在P型体区中进行离子注入形成重掺杂P型区；第6步，淀积氧化硅层及金属层，并刻蚀形成法拉第屏蔽层；第7步，制作钨塞。进一步地，所述第I步中，所述第一 P型外延层的体浓度为2xl015?5xl016cnT3,厚度为I?10 μ m ;第二 P型外延层的体浓度为IxlO14?2xl015cnT3,厚度为0.1?5 μ m。进一步地，所述第2步中，N型轻掺杂漂移区的注入杂质为磷或砷，注入能量50?500KeV，注入剂量为 IxlO12 ?5xl013cnT2。进一步地，所述第3步中，P型体区的掺杂杂质为硼，注入能量为30?300KeV，注入剂量为 IxlO12 ?2xl014cnT2。进一步地，所述第5步中，源区及漏区均为重掺杂N型区，注入杂质为磷或砷，注入能量彡200KeV，注入剂量为IxlO13?lxl016cm_2 ;P型体区中的重掺杂P型区注入杂质为硼或二氟化硼，注入能量彡10KeV,注入剂量为IxlO13?lxl016cnT2。本专利技术所述的射频LDMOS器件及工艺方法，在P型埋层之上形成两层浓度不同的P型外延，上层浓度较淡的第二 P型外延层浓度使得器件具有较高的载流子迁移率，下面浓度稍高的第一 P型外延层可以起到降低器件表面电场的作用，同时降低器件的体电阻，从而抑制寄生NPN晶体管的导通，提高器件的驻波比。本专利技术采用外延生长技术，其厚度、导电类型、掺杂浓度等均易于控制。【附图说明】图1是传统射频LDMOS器件的结构示意图。图2?8是本专利技术工艺步骤示意图。图9是本专利技术工艺步骤流程图。图10?11是本专利技术与传统LDMOS的仿真对比图。附图标记说明I是P型衬底，10是P型外延层，101是第一 P型外延层，102是第二 P型外延层，11是P型体区，12是均匀轻掺杂漂移区，13是钨塞，14是栅氧，15是多晶硅栅极，16是氧化层，17是法拉第屏蔽层，21是漏区，22是重掺杂P型区，23是源区，105是光刻胶。【具体实施方式】本专利技术所述的射频LDMOS器件，如图8所示，在P型衬底I上具有P型外延，所述的P型外延分为浓度不同的第一 P型外延层101和第二 P型外延层102，第一 P型外延层101浓度高于第二 P型外延层102，且位于第二 P型外延层102之下。第一 P型外延层101的体浓度为2xl015?5xl016cm_3，厚度为I?10 μ m ;第二 P型外延层102的体浓度为IxlO14?2xl015CnT3，厚度为0.1?5 μ m。从P型衬底I往上，其浓度逐渐降低。重掺杂的P型衬底I是射频LDMOS器件特有的器件结构决定，为了降低器件的寄生的各种电容和电感等源端不设电极引出，而是通过金属以及电下沉钨塞13与P型重掺杂的衬底I连接，与衬底一起引出，增大器件的增益。所述P型外延中具有P型体区11，一重掺杂P型区22和射频LDMOS器件的源区23位于所述P型体区11中；所述P型外延中还具有轻掺杂漂移区12，轻掺杂漂移区12中具有所述LDMOS器件的漏区21 ;所述P型体区11与轻掺杂漂移区12之间的硅表面具有栅氧14及覆盖在栅氧之上的多晶硅栅极15 ;多晶硅栅极15及当前第1页1 2 本文档来自技高网...

【技术保护点】
一种射频LDMOS器件，在P型衬底上具有P型外延，所述P型外延中具有P型体区，一重掺杂P型区和射频LDMOS器件的源区位于所述P型体区中；所述P型外延中还具有轻掺杂漂移区，轻掺杂漂移区中具有所述LDMOS器件的漏区；所述P型体区与轻掺杂漂移区之间的硅表面具有栅氧及覆盖在栅氧之上的多晶硅栅极；多晶硅栅极及靠近多晶硅栅极的轻掺杂漂移区之上覆盖氧化层，氧化层上具有法拉第屏蔽层；在P型体区远离轻掺杂漂移区的一侧具有穿通外延层且其底部位于P型衬底的钨塞，钨塞上端连接所述重掺杂P型区；其特征在于：所述的P型外延分为浓度不同的第一P型外延层和第二P型外延层，第一P型外延层浓度高于第二P型外延层，且位于第二P型外延层之下。

【技术特征摘要】

【专利技术属性】
技术研发人员：慈朋亮，李娟娟，钱文生，肖胜安，胡君，段文婷，石晶，刘冬华，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海;31