三维半导体存储装置及其制造方法制造方法及图纸

提供了一种三维（3D）半导体存储装置和一种制造该三维半导体存储装置的方法，所述装置包括：绝缘层，堆叠在基板上；水平结构，位于绝缘层之间，水平结构分别包括栅电极；竖直结构，贯穿绝缘层和水平结构，竖直结构分别包括半导体柱；以及外延图案，每个外延图案位于基板和每个竖直结构之间，其中，外延图案的最小宽度小于竖直结构中的相对应的竖直结构的宽度。

【技术实现步骤摘要】
于2012年9月11日在韩国知识产权局提交的题为“Three-DimensionalSemiconductor Memory Device and Method For Fabricating the Same” 的 第10-2012-0100516号韩国专利申请、于2013年2月6日在韩国知识产权局提交的题为“Three-Dimensional Semiconductor Memory Device and Method For Fabricatingthe Same”的第10-2013-0013509号韩国专利申请以及于2013年2月6日在韩国知识产权局提交的题为 “Three-Dimensional Semiconductor Memory Device and Method ForFabricating the Same”的第10-2013-0013510号韩国专利申请通过引用被全部包含于此。
实施例涉及包括竖直堆叠的存储单元的三维半导体存储装置和制造该三维半导体存储装置的方法。
技术介绍
半导体装置可以变得更高度集成来满足客户的需求(例如，高性能且低成本)。半导体存储装置的集成密度会直接影响半导体存储装置的成本。因此，高度集成的半导体存储装置会是所期望的。传统的二维(2D)或平面的半导体存储装置的集成密度可能主要受到单位存储单元占据的平面区域的影响。因此，集成密度会受到精细图案形成技术的水平的影响。然而，图案精细度可能因设备成本高和/或半导体制造工艺的难度而受到限制。
技术实现思路
实施例涉及一种包括竖直堆叠的存储元件的三维半导体存储装置和一种制造该三维半导体存储装置的方法。实施例还可以通过提供三维(3D)半导体存储装置来实现，所述三维(3D)半导体存储装置包括:绝缘层，堆叠在基板上；水平结构，位于绝缘层之间，水平结构分别包括栅电极；竖直结构，贯穿绝缘层和水平结构，竖直结构分别包括半导体柱；以及外延图案，每个外延图案位于基板和每个竖直结构之间，其中，外延图案的最小宽度小于竖直结构中的相对应的竖直结构的宽度。水平结构中的最下方的水平结构与外延图案接触；每个外延图案具有凹进侧壁；以及最下方的水平结构具有沿着每个外延图案的凹进侧壁的凸部。每个外延图案具有横向凹进的侧壁。水平结构中的最下方的水平结构比水平结构中的其他水平结构厚；外延图案的顶表面高于最下方的水平结构的顶表面。水平结构的厚度彼此基本相等；外延图案与最接近于基板的至少两个竖直相邻的水平结构接触。每个水平结构还包括位于每个栅电极和半导体柱之间的第一阻挡绝缘层和第二阻挡绝缘层；第一阻挡绝缘层和第二阻挡绝缘层均包括氧化硅层和氧化铝层中的至少一种。每个竖直结构还包括保护层、电荷存储层和隧道绝缘层；邻近于竖直结构的水平结构与竖直结构的每个电荷存储层接触。实施例可以通过提供制造三维(3D)半导体存储装置的方法来实现，所述方法包括:形成包括交替地且重复地堆叠在基板上的绝缘层和牺牲层的成型堆叠结构；形成贯穿成型堆叠结构的通孔，通孔暴露基板；在每个通孔中形成外延层；在每个通孔中形成竖直结构，使得竖直结构包括半导体柱；使成型堆叠结构图案化以形成沟槽；去除被沟槽暴露的牺牲层以形成凹进区域；蚀刻被凹进区域中的至少最下方的凹进区域暴露的外延层以形成具有凹进侧壁的外延图案；以及在凹进区域中分别形成水平结构，使得每个水平结构包括栅电极，其中，至少一个水平结构与外延图案接触。形成外延层的步骤包括:将被通孔暴露的基板用作种子来执行选择性外延生长工艺；其中，外延层的顶表面比水平结构中的最下方的水平结构的顶表面高。形成竖直结构的步骤包括:在每个通孔中顺序地形成保护层、电荷存储层和隧道绝缘层；在每个通孔中的隧道绝缘层上形成半导体柱。所述方法还可以包括在形成凹进区域之后选择性地去除被凹进区域暴露的保护层，以暴露电荷存储层。通过相同的蚀刻工艺同时执行选择性地去除保护层的步骤和蚀刻外延层的步骤。牺牲层中的接触外延层的一个牺牲层由相对于牺牲层中的其他牺牲层具有蚀刻选择性的材料形成；通过相同的蚀刻工艺执行去除牺牲层、选择性地去除保护层和蚀刻外延层。栅电极的分别邻近于外延图案的两个凹进侧壁的部分之间的距离小于竖直结构的宽度。每个竖直结构还包括电荷存储层和隧道绝缘层；每个水平结构还包括阻挡绝缘层。实施例还可以通过提供三维(3D)半导体存储装置来实现，所述三维(3D)半导体存储装置包括:下结构，包括下栅极图案和贯穿下栅极图案的下半导体图案，下半导体图案连接到基板；以及上结构，包括堆叠在下结构上的上栅极图案、贯穿上栅极图案的上半导体图案以及位于上半导体图案和上栅极图案之间的竖直绝缘件，上半导体图案连接到下半导体图案，其中，下半导体图案具有邻近于下栅极图案的凹进区域，下半导体图案的凹进区域由相对于基板的顶表面倾斜的倾斜表面限定。下半导体图案的最小宽度小于上半导体图案的下宽度。下半导体图案的最大宽度大于上半导体图案的最大宽度。下栅极图案的竖直厚度小于下半导体图案的最大宽度。下结构包括堆叠在基板上的多个下栅极图案和位于下栅极图案之间的绝缘层；下半导体图案的邻近于绝缘层的水平截面具有基本上圆形的形状；以及下半导体图案的在凹进区域处的水平截面具有基本上四边形的形状。下半导体图案的最小宽度大约等于下半导体图案的最大宽度与下栅极图案的竖直厚度之差。下半导体图案由硅形成；倾斜表面为硅的{111}晶面。下栅极图案的水平宽度大于每个上栅极图案的水平宽度。3D半导体存储装置还可以包括位于下栅极图案和下半导体图案之间且位于竖直绝缘件和每个上栅极图案之间的水平绝缘件，其中，在下栅极图案和下半导体图案之间的水平绝缘件延伸到下栅极图案的顶表面和底表面上；以及在竖直绝缘件和每个上栅极图案之间的水平绝缘件延伸到每个上栅极图案的顶表面和底表面上。实施例还可以通过提供制造三维(3D)半导体存储装置的方法来实现，所述方法包括:形成包括交替且重复地堆叠在基板上的牺牲层和绝缘层的多层结构；形成贯穿多层结构的开口，使得开口暴露基板；形成填充开口的下区域的下半导体层；在具有下半导体层的开口中形成竖直绝缘件和上半导体图案；将多层结构图案化以形成暴露基板的沟槽，使得沟槽与开口分隔开；去除被沟槽暴露的牺牲层以形成栅极区域；选择性地蚀刻被栅极区域中的至少最下方的栅极区域暴露的下半导体层，以形成具有由相对于基板的顶表面倾斜的倾斜表面限定的凹进区域的下半导体图案；以及分别在栅极区域中形成栅极图案。形成下半导体层的步骤包括将被开口暴露的基板用作种子来执行选择性外延生长工艺。选择性地蚀刻下半导体层的步骤包括利用包含卤族元素的反应气体执行气相蚀刻工艺或化学干蚀刻工艺。下半导体图案的最大宽度大于上半导体图案的最大宽度。下半导体图案的最小宽度小于上半导体图案的下宽度。实施例还可以通过提供三维(3D)半导体存储装置来实现，所述三维(3D)半导体存储装置包括:堆叠结构，包括竖直堆叠在基板上的绝缘层和位于绝缘层之间的下栅极图案；以及下半导体图案，贯穿下栅极图案并连接到基板，下半导体图案具有由相对于基板的顶表面倾斜的倾斜表面限定的凹进区域，凹进区域邻近于下栅极图案，其中，凹进区域的沿垂直于基板的顶表面的最大宽度小于邻近的绝缘层之间的竖直距离。相邻的绝本文档来自技高网...

【技术保护点】
一种三维半导体存储装置，所述三维半导体存储装置包括：绝缘层，堆叠在基板上；水平结构，位于绝缘层之间，水平结构分别包括栅电极；竖直结构，贯穿绝缘层和水平结构，竖直结构分别包括半导体柱；以及外延图案，每个外延图案位于基板和每个竖直结构之间，其中，外延图案的最小宽度小于竖直结构中的相对应的竖直结构的宽度。

【技术特征摘要】
2012.09.11 KR 10-2012-0100516;2013.02.06 KR 10-2011.一种三维半导体存储装置，所述三维半导体存储装置包括: 绝缘层，堆叠在基板上； 水平结构，位于绝缘层之间，水平结构分别包括栅电极； 竖直结构，贯穿绝缘层和水平结构，竖直结构分别包括半导体柱；以及 外延图案，每个外延图案位于基板和每个竖直结构之间， 其中，外延图案的最小宽度小于竖直结构中的相对应的竖直结构的宽度。2.如权利要求1所述的三维半导体存储装置，其中: 水平结构中的最下方的水平结构与外延图案接触； 每个外延图案具有凹进侧壁；以及 最下方的水平结构具有沿着每个外延图案的凹进侧壁的凸部。3.如权利要求1所述的三维半导体存储装置，其中，每个外延图案具有横向凹进的侧壁。4.如权利要求1所述的三维半导体存储装置，其中: 水平结构中的最下方的水平结构比水平结构中的其他水平结构厚；以及 外延图案的顶表面高于最下方的水平结构的顶表面。5.如权利要求1所述`的三维半导体存储装置，其中: 水平结构的厚度彼此基本相等；以及 外延图案与最接近于基板的至少两个竖直相邻的水平结构接触。6.如权利要求1所述的三维半导体存储装置，其中: 每个水平结构还包括位于每个栅电极和半导体柱之间的第一阻挡绝缘层和第二阻挡绝缘层；以及 第一阻挡绝缘层和第二阻挡绝缘层均包括氧化硅层和氧化铝层中的至少一种。7.如权利要求1所述的三维半导体存储装置，其中: 每个竖直结构还包括保护层、电荷存储层和隧道绝缘层；以及 邻近于竖直结构的水平结构与竖直结构的每个电荷存储层接触。8.一种用于制造三维半导体存储装置的方法，所述方法包括: 形成包括交替地且重复地堆叠在基板上的绝缘层和牺牲层的成型堆叠结构； 形成贯穿成型堆叠结构的通孔，通孔暴露基板； 在每个通孔中形成外延层； 在每个通孔中形成竖直结构，使得竖直结构包括半导体柱； 使成型堆叠结构图案化以形成沟槽； 去除被沟槽暴露的牺牲层以形成凹进区域； 蚀刻被凹进区域中的最下方的凹进区域暴露的外延层以形成具有凹进侧壁的外延图案；以及 在凹进区域中分别形成水平结构，使得每个水平结构包括栅电极， 其中，至少一个水平结构与外延图案接触。9.如权利要求8所述的方法，其中，形成外延层的步骤包括: 将被通孔暴露的基板用作种子来执行选择性外延生长工艺；以及 其中，外延层的顶表面比水平结构中的最下方的水平结构的顶表面高。10.如权利要求8所述的方法，其中，形成竖直结构的步骤包括:在每个通孔中顺序地形成保护层、电荷存储层和隧道绝缘层；以及在每个通孔中的隧道绝缘层上形成半导体柱。11.如权利要求10所述的方法，所述方法还包括:在形成凹进区域之后选择性地去除被凹进区域暴露的保护层，以暴露电荷存储层。12.如权利要求11所述的方法，其中，通过相同的蚀刻工艺同时执行选择性地去除保护层的步骤和蚀刻外延层的步骤。13.如权利要求11所述的方法，其中:牺牲层中的接触外延层的一个牺牲层由相对于牺牲层中的其他牺牲层具有蚀刻选择性的材料形成；以及通过相同的蚀刻工艺执行去除牺牲层的步骤、选择性地去除保护层的步骤和蚀刻外延层的步骤。14.如权利要求8所述的方法，其中，栅电极的分别邻近于外延图案的两个凹进侧壁的部分之间的距离小于竖直结构的宽度。15.如权利要求8所述的方法，其中: 每个竖直结构还包括电荷存储层和隧道绝缘层；以及每个水平结构还包括阻挡绝缘层。16.一种三维半导体存储装置，所述三维半导体存储装置包括: 下结构，包括下栅极图案和贯穿下栅极图案的下半导体图案，下半导体图案连接到基板；以及上结构，包括:上栅极图案，堆叠在下结构上；上半导体图案，贯穿上栅极图案；以及竖直绝缘件，位于上半导体图案和上栅极图案之间，上半导体图案连接到下半导体图案，其中，下半导体图案具有邻近于下栅极图案的凹进区域，下半导体图案的凹进区域由相对于基板的顶表面倾斜的倾斜表面限定。17.如权利要求16所述的三维半导体存储装置，其中，下半导体图案的最小宽度小于上半导体图案的下宽度。18.如权利要求16所述的三维半导体存储装置，其中，下半导体图案的最大宽度大于上半导体图案的最大宽度。19.如权利要求16所述的三维半导体存储装置，其中，下栅极图案的竖直厚度小于下半导体图案的最大宽度。20.如权利要求16所述的三维半导体存储装置，其中:下结构包括堆叠在基板上的多个下栅极图案和位于下栅极图案之间的绝缘层；下半导体图案的邻近于绝缘层的水平截面具有基本上圆形的形状；以及下半导体图案的在凹进区域处的水平截面具有基本上四边形的形状。21.如权利要求16所述的三维半导体存储装置，其中，下半导体图案的最小宽度大约等于下半导体图案的最大宽度与下栅极图...

【专利技术属性】
技术研发人员：刘东哲，南泌旭，梁俊圭，李雄，李宇城，金振均，严大弘，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR