半导体器件封装件及其封装方法技术

本发明专利技术公开了一种半导体器件封装件及其封装方法。在本发明专利技术的一种实施方式中，形成半导体器件的方法包括在半导体基板的第一区中形成器件区，以及在半导体基板的第二区中形成开口。所述方法还包括将半导体芯片放置在开口内以及在半导体芯片和器件区之上形成第一金属化层。

【技术实现步骤摘要】
半导体器件封装件及其封装方法
本专利技术通常涉及封装，更具体地，涉及一种半导体器件封装件及其封装方法。
技术介绍
半导体器件被用于很多电子应用及其他的应用中。半导体器件包括集成电路或者分立器件，这些集成电路或分立器件通过将许多类型的薄膜材料沉积在半导体晶片上并图案化该薄膜材料而形成于半导体晶片上。在半导体器件技术中，需要将许多不同的功能整合到单个芯片上，例如，在同一芯片的模拟和数字电路、功率器件和逻辑器件或其他器件上制备。在这类应用中，很多不同的元件被集成在单个芯片上。然而，这类集成带来了其他需要克服的挑战。可替换地，可在独立芯片中形成不同类型的电路并将其封装在一起。然而，多芯片封装有很多使半导体器件性能下降的影响。
技术实现思路
根据本专利技术的一种实施方式，一种形成半导体器件的方法包括在半导体基板内形成开口；在所述开口处将半导体芯片附接至所述半导体基板；以及单一化所述半导体基板。根据本专利技术的另一实施方式，一种形成半导体器件的方法包括在半导体基板的第一区中形成器件区；以及在所述半导体基板的第二区中形成开口。所述方法还包括将半导体芯片放置在所述开口内；以及在所述半导体芯片和所述器件区上形成第一金属化层。根据本专利技术另一实施方式，一种半导体器件包括器件区，被设置在半导体基板内；开口，在所述半导体基板内并靠近所述器件区；以及半导体芯片，被设置在所述开口中。所述半导体芯片在所述开口处被附接至所述半导体基板。附图说明为更全面地理解本专利技术及其优势，现结合附图参考以下描述，其中：图1（包括图1A和图1B）示出了根据本专利技术一种实施方式的半导体器件，其中，图1A示出了顶视图，以及图1B示出了截面视图；图2（包括图2A和图2B）示出了根据本专利技术实施方式的半导体器件，其中，图2A示出了顶视图，以及图2B示出了截面视图；图3示出了根据本专利技术一种实施方式的半导体器件；图4（包括图4A和图4B）示出了根据本专利技术实施方式的在形成器件区后的半导体器件，其中，图4A示出了截面视图，以及图4B示出了顶视图；图5示出了根据本专利技术实施方式的在形成芯片开口后的半导体器件；图6（包括图6A至图6C）示出了根据本专利技术实施方式的集成电路芯片的形成；图7示出了根据本专利技术实施方式的将半导体芯片放置在第一基板的芯片开口内时的半导体器件；图8示出了根据本专利技术实施方式的在将半导体芯片附接至第一基板后的半导体器件；图9示出了根据本专利技术一种实施方式的用电介质材料填充基板与半导体芯片之间的空间后的半导体器件；图10（包括图10A和图10B）示出了根据本专利技术一种实施方式的形成外接触片后的半导体器件；图11示出了根据本专利技术的可替换实施方式的将之前在另一基板上形成的半导体芯片附接至第一基板后的半导体器件；图12示出了根据本专利技术的可替换实施方式的用电介质材料填充半导体芯片与第一基板间的空隙或者空间后的半导体器件；以及图13示出了根据本专利技术的可替换实施方式的在第一基板和半导体芯片上形成金属化层之后的半导体器件。除非另有说明，否则不同图中的相应数字和符号通常指的是相对应的部分。绘制附图是为了清楚地示出实施方式的相关方面，且不一定按比例绘制。具体实施方式下面将详细讨论各种实施方式的制作与使用。然而，应理解，本专利技术提供了很多可适用的创造性概念，这些创造性概念在很多具体背景中均能够被体现出来。所讨论的具体实施方式仅是对制作和使用本专利技术的具体方式的说明，且并不限定本专利技术的范围。许多应用都需要集成大量不同的电路。例如，功率芯片常常与功率模块中的逻辑芯片结合。然而，这些不同电路中的很多电路可能需要使用不可兼容的工艺。另外，它们可能需要会导致生产成本大幅增加的复杂的集成。因此，在这类情况下，多个芯片可被分别制作并封装在一起。这类封装增加了封装成本，并且也增加了寄生效应，且减少了热电机械稳定性，所有这些会导致结合的封装件的性能下降。通过描述一种将具有独立制作工艺的优势相结合而不增加多芯片封装的成本和性能下降的工艺，本专利技术的实施方式克服了这些问题。将用图1描述本专利技术的结构实施方式。将使用图2至图3来描述其他结构实施方式。将用图4至图10描述一种制作半导体器件的方法。将用图11至图13描述制作半导体器件的其他实施方式。图1（包括图1A至图1B）示出了根据本专利技术实施方式的半导体器件。图1A示出了顶视图，以及图1B示出了截面图。参照图1A，半导体器件包括第一电路1、第二电路2以及第三电路3。第二电路2布置在第一电路1与第三电路3之间。在各种实施方式中，第一电路1和第二电路2可包括电源电路。在一种实施方式中，第一电路1可以是分立的半导体器件，第三电路3可以是分立的半导体器件，而第二电路2可包括集成电路。在一种实施方式中，第一电路1和第三电路3可将电力提供给第二电路2。在各种实施方式中，第二电路2不同于第一电路1和第三电路3。在一种实施方式中，第二电路2包括一种不同于第一电路1和第三电路3的半导体材料。例如，第二电路2可包括在锗、碳化硅、诸如氮化镓、砷化镓的III-V、II-IV族化合物上形成的器件，而第一电路1和第三电路3可包括在硅上形成的器件。在另一实施方式中，第二电路2包括与第一电路1和第三电路3不同的金属化方案。例如，第一电路1和第三电路3可包括两个金属层，而第二电路2可包括多于四个的金属层，例如，十个金属层。第一电路1和第三电路3通过隔离区30隔离，而第二电路2可通过芯片隔离区40隔离。在一种实施方式中，隔离区30可环绕第一电路1和第三电路3，而芯片隔离区40可环绕第二电路2。参照图1B，在一种实施方式中，隔离区30可被布置在第一电路1和第三电路3周围以作为浅沟槽隔离。所述芯片隔离区40可被布置在第二电路2的周围，例如作为深沟槽隔离结构。第二电路2可通过导电性粘结层50被耦接至基板10。在一种或多种实施方式中，导电性粘结层50包括铝和硅。在一种或多种实施方式中，导电性粘结层50包括硅化物。在一种或多种实施方式中，导电性粘结层50包括钨、钛、钽、钴以及其他。在一种实施方式中，导电性粘结层50包括共晶材料。例如，在一种实施方式中，导电性粘结层50包括共晶体，该共晶体包括铝和硅。在一种实施方式中，所述隔离区30可被布置在第一电路1和第三电路3周围作为浅沟槽隔离。图2（包括图2A至图2B）示出了根据本专利技术实施方式的半导体器件。图2A示出了顶视图，以及图2B示出了截面视图。与前述实施方式中的实施方式有所不同，在该实施方式中，第一电路1围绕或环绕第二电路2，使得隔离区30围绕第一电路1和第一电路2。正如前述实施方式，芯片隔离区40围绕第二电路2。图3示出了根据本专利技术实施方式的半导体器件。与前述实施方式有所不同，第二电路2形成于第一电路1的一侧，使得第二电路2被第一电路1从两侧环绕。因此，在该实施方式中，第一电路1被形成为“L”形区域。在一种实施方式中，沿着第二电路2的一侧，可形成与隔离区30相邻或接触的芯片隔离区40。图4至图10示出了根据本专利技术实施方式形成半导体器件的一种实施方式。图4（包括图4A和图4B）示出了根据本专利技术实施方式的在形成器件区后的半导体器件，其中，图4A示出了截面视图，以及其中，图4B示出了顶视图。图4A示出了带有第一区11、第二区12以及第三区13的第一基板10。第二区12被布置于本文档来自技高网...

【技术保护点】
一种形成半导体器件的方法，所述方法包括：在半导体基板内形成开口；在所述开口处将半导体芯片附接至所述半导体基板；以及单一化所述半导体基板。

【技术特征摘要】
2012.08.21 US 13/590,9991.一种形成半导体器件的方法，所述方法包括：在半导体基板内形成器件区；在所述半导体基板内形成围绕所述器件区的浅沟槽隔离区；在所述半导体基板内形成开口；在所述开口处将半导体芯片附接至所述半导体基板；形成内衬所述开口的侧壁并且围绕所述半导体芯片的芯片隔离区，所述芯片隔离区比所述浅沟槽隔离区更深；以及单一化所述半导体基板。2.根据权利要求1所述的方法，还包括在形成所述开口前，在所述半导体基板上形成金属化层。3.根据权利要求1所述的方法，还包括在附接所述半导体芯片后，形成金属化层。4.根据权利要求1所述的方法，其中，所述半导体基板包括硅晶片。5.根据权利要求1所述的方法，其中，附接所述半导体芯片包括将所述半导体芯片背面上的导体附接至在所述开口内的所述半导体基板的表面上。6.一种形成半导体器件的方法，所述方法包括：在半导体基板的第一区中形成器件区；在所述第一区周围的所述半导体基板内形成浅沟槽隔离区，所述浅沟槽隔离区围绕所述器件区；在所述半导体基板的第二区中形成开口；将半导体芯片放置在所述开口内；形成内衬所述开口的侧壁并且围绕所述半导体芯片的芯片隔离区，所述芯片隔离区比所述浅沟槽隔离区更深；以及在所述半导体芯片和所述器件区上形成第一金属化层。7.根据权利要求6所述的方法，还包括在形成所述开口之前，在所述第一金属化层下形成第二金属化层。8.根据权利要求7所述的方法，其中，所述第二金属化层与所述器件区形成接触。9.根据权利要求6所述的方法，其中，所述器件区被设置在所述开口的一侧。10.根...

【专利技术属性】
技术研发人员：迪特里希·博纳特，
申请(专利权)人：英飞凌科技股份有限公司，
类型：发明
国别省市：