半导体器件及其制造方法技术

本发明专利技术提供了一种半导体器件及其制造方法，该半导体器件具有用于使金属离子聚集的虚设有源区且能够防止由于金属离子污染所致的器件故障。该半导体器件包括：由半导体基板中的隔离层限定且以离子注入法注入有杂质的有源区、以及以离子注入法注入有杂质的虚设有源区，其中，虚设有源区被注入的杂质的浓度比有源区中的杂质的浓度高，并且虚设有源区构造为聚集金属离子。

Semiconductor device and manufacturing method thereof

The present invention provides a semiconductor device and a method of manufacturing the semiconductor device having a dummy active area for aggregating metal ions and preventing device failures due to metal ion contamination. The semiconductor device includes a semiconductor substrate in the isolation layer and injected active region, impurity and injected dummy active region, an impurity in ion implantation method with ion implantation, the impurity concentration is injected into the dummy active region than the impurity concentration in the active region of the high, and construct the dummy active region for the aggregation of metal ions.

【技术实现步骤摘要】
半导体器件及其制造方法
本专利技术涉及一种半导体器件及其制造方法，更具体地，涉及一种通过形成用于聚集金属离子的虚设有源区来防止由于金属离子污染所致的器件故障的技术。
技术介绍
已经开发出半导体集成电路的封装技术中的三维（3D）层叠技术，以减小电子器件的尺寸，提高电子器件的组装密度，并改善电子器件的性能。3D层叠封装是一种层叠具有相同存储容量的芯片的封装，并通常称作层叠芯片封装。层叠芯片封装技术由于简化的工序和大规模生产而具有制造成本降低的优势。然而，层叠芯片封装技术由于层叠芯片的数量和芯片尺寸的增加而具有封装内缺乏用于电气连接的空间的缺点。也就是说，现有的层叠芯片封装被制造为具有如下的结构：在基板的芯片附接区中附接有多个芯片的状态下，各芯片的接合垫和基板的导电电路图案通过导线电连接。因此，用于导线接合的空间和用于与导线相连的电路图案的区域是必要的，从而增加了半导体封装的尺寸。为了克服上述缺点，实现了使用硅穿孔（TSV）的结构。在示例性封装中，TSV被形成在晶片水平的每个层叠芯片中，然后使芯片彼此上下层叠且通过竖直TSV而物理和电性地连接起来。然而，TSV被暴露于诸如退火工序等随后工序中的热量且暴露于机械应力。当芯片被层叠时，接合工序可能会将半导体的下表面暴露于例如铜离子。然后离子会穿过半导体迁移而聚集在有源区中。聚集的金属材料起到少数载流子生成和复合中心的作用，这导致漏电流产生，从而使半导体封装的电特性劣化。
技术实现思路
本专利技术提供了一种具有用于使金属离子聚集的虚设有源区的半导体器件及其制造方法。根据示例性实施例的一个方面，提供了一种半导体器件。该半导体器件可以包括：多个有源区，其由半导体基板中的隔离层限定，并且注入有第一浓度的杂质离子；以及虚设有源区，其注入有第二浓度的杂质离子，并且构造为聚集金属离子，所述第二浓度比所述第一浓度的杂质离子浓度高。以离子注入法注入到所述虚设有源区中的杂质的浓度是所述有源区中的杂质浓度的至少1.2倍。所述虚设有源区中的杂质离子包括P型杂质或N型杂质。当所述金属离子是正离子时，所述虚设有源区中的杂质离子是P型离子，然而当所述金属离子是负离子时，所述虚设有源区中的杂质离子是N型离子。P型杂质包括硼（B）并且N型杂质包括磷（P）或砷（As）。半导体器件可以还包括形成在所述虚设有源区的与第一侧相反的第二侧处的硅穿孔（TSV），其中所述TSV包括所述金属离子。所述虚设有源区邻近外围电路区域中的有源区。半导体器件可以还包括：位线触点，其设置在第一有源区上；第一栅极，其设置在第二有源区上；以及第二栅极，其设置在所述虚设有源区上。所述有源区形成在所述虚设有源区的第一侧和第二侧处。形成在所述虚设有源区的第一侧的有源区注入有N型杂质离子，并且形成在所述虚设有源区的第二侧的有源区注入有P型杂质离子。形成在所述虚设有源区的第一侧的所述有源区包括N+接面区域，并且形成在所述虚设有源区的第二侧的所述有源区包括P+型区域。根据示例性实施例的另一方面，提供了一种制造半导体器件的方法。该方法可以包括：形成由半导体基板中的隔离层限定的第一有源区和多个第二有源区；将第一浓度的杂质离子注入到所述第一有源区中；以及将第二浓度的杂质离子注入到所述多个第二有源区。将杂质以离子注入法注入到所述多个第二有源区的步骤包括：将N型杂质离子注入到所述多个第二有源区的第一有源区以形成N型阱；以及将P型杂质离子注入到所述多个第二有源区的第二有源区以形成P型阱。该方法还可以包括：将N型杂质离子注入到所述N型阱中以形成N+型接面区域；以及将P型杂质离子注入到所述P型阱中以形成P+型接面区域。将杂质以离子注入法注入到所述第一有源区的步骤包括将N型杂质或P型杂质注入到所述第一有源区。所述P型杂质可以包括硼（B）并且所述N型杂质可以包括磷（P）或砷（As）。该方法还可以包括在所述隔离层、所述第一有源区和所述多个第二有源区三者中的至少一者上依次层叠多晶硅层、导电层、硬掩模层，并且将这些层图案化以形成栅极结构。该方法还可以包括：在包括所述栅极结构在内的所述半导体基板上沉积层间绝缘层；蚀刻所述多个第二有源区中的任何一者上的所述层间绝缘层，以形成位线接触孔；以及在所述位线接触孔中沉积导电材料。该方法还可以包括在所述第一有源区或所述多个第二有源区周围形成硅穿孔（TSV）。将P型杂质离子注入到所述第一有源区中。所述第一浓度是第二浓度的至少1.2倍。根据本专利技术的示例性实施例的另一方面，提供了一种半导体器件。该半导体器件可以包括：半导体基板，其包括有源区和虚设有源区；以及TSV，其贯穿半导体基板。所述有源区可以包括第一P型掺杂区域，并且所述虚设有源区可以包括第二P型掺杂区域。第二掺杂区域可以具有比所述第一P型掺杂区域的掺杂浓度高的掺杂浓度。所述第一掺杂区域和所述第二掺杂区域可以包括硼（B）掺杂的区域。半导体基板还可以包括布置在所述有源区和所述虚设有源区之间的隔离层。下面在“具体实施方式”部分中描述上述和其它特征、方面以及实施例。附图说明从下面结合附图作出的详细描述中可以更清楚地理解本专利技术主题的以上及其它方面、特征和优点，其中：图1是说明根据本专利技术的示例性实施例的半导体器件的横截面图；图2A至2G是说明根据本专利技术的示例性实施例的制造半导体器件的方法的横截面图。具体实施方式在下文中，参照附图更详细地描述示例性实施例。下面，将参考作为示例性实施例（和中间结构）示意图的横截面视图描述各示例性实施例。因此，可以预见到例如因为制造技术和/或公差而导致示意图中的形状有所变化。因此，示例性实施例不应该被认为限于图中所示区域的具体形状，而是还可以包括由例如制造工艺造成的形状偏差。在附图中，为了清晰起见，可能会放大某些层和区域的长度和尺寸。附图中的相似附图标记表示相似的部件。还应该理解到，当某一层被称为“位于另一层或基板上”时，该层可以直接位于其它层或基板上，或者也可以存在中间层。在下文中，将参考图1至图2G详细描述根据示例性实施例的半导体器件及其制造方法。图1是说明根据示例性实施例的半导体器件的横截面图。根据示例性实施例的半导体器件包括：外围电路区域（i）和单元（cell，又称为晶胞）区域（ii）。在单元区域（ii）中，栅极119a形成在由半导体基板101中的隔离层103a限定的有源区104上，并且N型杂质离子注入到用作有源区104的P型阱中以形成N+型杂质注入区。位线触点形成在N+型杂质注入区，并且位线BL以及金属线M1和M2形成为经由位线触点连接到N+型杂质注入区。在外围电路区域（i）中，在半导体基板101上形成有均由隔离层103限定的注入有N型杂质离子的有源区105a、注入有P型杂质离子的有源区105b和注入有P型杂质离子的虚设（dummy）有源区105c。在实施例中，有源区105b和虚设有源区105c形成为使得注入至虚设有源区105c的杂质离子的浓度高于注入至有源区105b和105a的杂质离子的浓度。在实施例中，注入到有源区105b的P型杂质离子的浓度是3.0×1015/cm2至5.0×1016/cm2。有源区中的离子的具体类型和浓度可能会根据例如半导体类型和半导体的面积而在各实施例之间有所不同。本专利技术并不受有源区中的杂质离子的具体类型和浓度限制。注入至虚本文档来自技高网...

【技术保护点】
一种半导体器件，包括：多个有源区，其由半导体基板中的隔离层限定，并且注入有第一浓度的杂质离子；以及虚设有源区，其注入有第二浓度的杂质离子，并且构造为聚集金属离子，所述第二浓度比所述第一浓度的杂质离子浓度高。

【技术特征摘要】
2012.07.12 KR 10-2012-00762211.一种半导体器件，包括：第一有源区和第二有源区，其由半导体基板中的隔离层限定，其中，所述第一有源区注入有第一浓度的杂质离子，并且所述第二有源区具有与所述第一有源区的杂质离子不同类型的杂质离子；以及虚设有源区，其具有与所述第一有源区的杂质离子相同类型的杂质离子，注入有第二浓度的杂质离子，并且构造为聚集金属离子，所述第二浓度比所述第一浓度的杂质离子浓度高，并且设置在所述第一有源区和所述第二有源区之间。2.根据权利要求1所述的半导体器件，其中，以离子注入法注入到所述虚设有源区中的杂质的浓度是所述第一有源区中的杂质浓度的至少1.2倍。3.根据权利要求1所述的半导体器件，其中，所述虚设有源区中的杂质离子包括P型杂质或N型杂质。4.根据权利要求1所述的半导体器件，其中，当所述金属离子是正离子时，所述虚设有源区中的杂质离子是P型离子；当所述金属离子是负离子时，所述虚设有源区中的杂质离子是N型离子。5.根据权利要求4所述的半导体器件，其中，所述P型杂质包括硼并且所述N型杂质包括磷或砷。6.根据权利要求5所述的半导体器件，还包括：形成在所述虚设有源区的与第二侧相反的第一侧处的硅穿孔，其中所述硅穿孔包括所述金属离子。7.根据权利要求1所述的半导体器件，其中，所述虚设有源区设置在外围电路区域中。8.根据权利要求1所述的半导体器件，还包括：位线触点，其设置在所述第一有源区上；第一栅极，其设置在所述第二有源区上；以及第二栅极，其设置在所述虚设有源区上。9.根据权利要求1所述的半导体器件，其中，形成在所述虚设有源区的第一侧的所述第二有源区注入有N型杂质离子，并且形成在所述虚设有源区的第二侧的所述第一有源区注入有P型杂质离子。10.根据权利要求9所述的半导体器件，其中，形成在所述虚设有源区的第一侧的所述第二有源区包括N+接面区...

【专利技术属性】
技术研发人员：金钟一，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：