连续输出全集成开关电容带隙基准电路制造技术

本发明专利技术涉及集成电路技术。本发明专利技术针对现有技术开关电容占用较大的芯片面积和需要外挂大电容来抑制基准电压在开关转换瞬间的过冲问题，公开了一种连续输出全集成开关电容带隙基准电路。本发明专利技术的技术方案是，连续输出全集成开关电容带隙基准电路，包括负温电压产生电路、正温电压产生电路、求和电路和输出缓冲电路。本发明专利技术通过电容自举方式减小基准电压温度补偿电容大小，从而减小电路占用的芯片面积；通过输出缓冲电路减小基准电压过冲，无需外接大电容，实现电路的全集成；采用双通道求和电路，实现基准电压的连续输出，并加速了基准电压的建立。本发明专利技术没有采用电阻，可与标准数字CMOS工艺兼容。

【技术实现步骤摘要】
【专利摘要】本专利技术涉及集成电路技术。本专利技术针对现有技术开关电容占用较大的芯片面积和需要外挂大电容来抑制基准电压在开关转换瞬间的过冲问题，公开了一种连续输出全集成开关电容带隙基准电路。本专利技术的技术方案是，连续输出全集成开关电容带隙基准电路，包括负温电压产生电路、正温电压产生电路、求和电路和输出缓冲电路。本专利技术通过电容自举方式减小基准电压温度补偿电容大小，从而减小电路占用的芯片面积；通过输出缓冲电路减小基准电压过冲，无需外接大电容，实现电路的全集成；采用双通道求和电路，实现基准电压的连续输出，并加速了基准电压的建立。本专利技术没有采用电阻，可与标准数字CMOS工艺兼容。【专利说明】连续输出全集成开关电容带隙基准电路
本专利技术涉及集成电路技术，特别涉及一种连续输出全集成开关电容带隙基准电路。
技术介绍
电压基准电路是所有电子系统中最重要的模块之一，高精度和高稳定性电压基准电路广泛应用于数字电路和模拟电路中，比如数模转换电路、电压调整器、闪存以及其他通信设备等电路。带隙基准电压(或称为带隙基准)电路就是其中应用最为广泛电压基准电路模块，其特性直接关系到系统的整体性能。传统的连续时间带隙基准受运放输入失调电压和Ι/f噪声影响较大，同时为降低功耗一般会采用大电阻，造成芯片面积占用较大。基于开关电容的带隙基准电路可以解决运放的失调电压问题，并且输出电压可以较低。正温电压和负温电压通过电容的电荷搬移求和，可使功耗最小化，所以开关电容带隙基准电路为实现低压、低功耗、高精度电压基准提供了有效的解决方案。但由于开关电容带隙基准电路采用电容比值对基准电压进行温度补偿，基准电压需要该补偿电容通过多个周期向负载电容上搬移电荷才能建立，若补偿电容较小，基准建立时间会较长，此外电容较小会使电容精度降低，所以该补偿电容不能太小(一般为0.1pf以上)，导致开关电容带隙基准电路中电容会占用较大的芯片面积，而且连续输出应用时需要外挂大电容来抑制基准电压在开关转换瞬间的过冲，增加了芯片的成本，同时基准电压建立时间变得非常缓慢。
技术实现思路
本专利技术所要解决的技术问题，就是针对现有技术开关电容占用较大的芯片面积和需要外挂大电容来抑制基准电压在开关转换瞬间的过冲问题，提供一种连续输出全集成开关电容带隙基准电路。本专利技术解决所述技术问题，采用的技术方案是，连续输出全集成开关电容带隙基准电路，包括负温电压产生电路、正温电压产生电路、求和电路和输出缓冲电路；所述负温电压产生电路由6个PMOS管:MP1、MP2、MP3、MP4、MP5、MP6，6个NMOS管:MN1、MN2、MN3、MN4、MN5、MN6，I 个电容:C0 构成；具体连接关系为:MP1、MP2、MP3、MP4、MP5的源极接接电源电压，MPl、MP3、MP4的栅极、MP5的栅极和漏极、MN5的漏极相接，MNl的漏极接MP2的栅极和CO的正极，MP2的漏极、MP4的漏极、丽2的漏极和丽5、MN4的栅极相接，MP5的漏极、丽I管的栅极和漏极、丽2的栅极以及丽3的栅极相接，丽I的源极接丽3的漏极，MN2的源极接MN6的栅极、源极和漏极，MP6的衬底接地电位，MN5的源极接MN6的栅极和漏极，MN3的源极、MN6的源极、MN4的源极和漏极接地电位；所述正温电压产生电路由2个PMOS管:MP7、MP8，4个NMOS管:MN7、MN8、MN9、MN10构成；具体连接关系为:MP7、MP8的源极接电源电压，MP7、MP8的栅极接MP5的栅极，MP7的漏极与丽7的栅极和漏极以及MN8的栅极相接，丽7的源极接MN8的漏极，MP8的漏极与MN9栅极和漏极以及MNlO的栅极相接，MN9的源极接MNlO的漏极，MN8和丽10的的源极接地电位；所述求和电路由12 个 NMOS 管:MNS1、MNS2、MNS3、MNS4、MNS5、MNS6、MNS7、MNS8、MNS9、MNS10、MNS11、MNS12，4 个电容:C1、C2、C3、C4 构成；具体连接关系为:MNS1、MNS2、MNS6的栅极相连，丽SI的漏极和丽S5的漏极接MN8的漏极，丽SI的源极接Cl的正极和丽S3的漏极，丽S2的漏极接MP6的栅极和漏极，丽S2的源极接C2的正极和丽S4的漏极，丽S3、丽S4、丽S9、丽SlO的源极相接，丽S5的源极、丽S6的漏极、Cl和C2的负极相接，MNS6的源极、丽S12的源极接地电位，丽S7、丽S8、丽S12的栅极相连，丽S7的漏极和丽Sll的漏极接丽10的漏极，丽S7的源极接C3的正极和丽S9的漏极，丽S8的漏极接MP6的栅极和漏极，丽S8的源极接C4正极和丽SlO的漏极，丽SI I源极、丽S12的漏极、C3和C4的负极相接；所述输出缓冲电路由2个NMOS管:丽S13、丽S14，2个电容:CL1、CL2构成；具体连接关系为:丽S13、丽S14的漏极和CLl的正极接丽S3、丽S4、丽S9 JNSlO的源极，丽S13、丽S14的源极和CL2的正极相接，CLl和CL2的负极接地电位。所述负温电压产生电路产生的负温电压和正温电压产生电路产生的正温电压通过求和电路按一定比例求和，产生基准电压。所述求和电路采用双通道交替输出基准电压，实现连续输出并通过输出缓冲电路减小基准电压的过冲，求和电路中还通过电容自举电路减小基准电压温度补偿电容的大小，以减小芯片面积。本专利技术的有益效果是:通过电容自举方式减小基准电压温度补偿电容大小，从而减小电路占用的芯片面积；通过输出缓冲电路减小基准电压过冲，无需外接大电容，实现电路的全集成；采用双通道求和电路，实现基准电压的连续输出，并加速了基准电压的建立。本专利技术没有采用电阻，可与标准数字CMOS工艺兼容。【专利附图】【附图说明】图1是本专利技术电路结构框图；图2是正温电压产生电路和负温电压产生电路结构示意图；图3是求和电路及输出缓冲电路结构示意图；图4是基准电压波形与时钟信号时序关系示意图；图5时钟信号产生电路示意图；图6是基准电压瞬态仿真波形；图7是基准电压瞬态仿真波形局部放大图；图8是基准电压的温度特性曲线。图中，MPl?MP8 为 PMOS 管；MN1 ?MN10、MNS1 ?MNS12 为 NMOS 管；AND1、AND2 为与门;N0R1、N0R2为或非门;INV1?INV21为反相器;C0?C4、CL1、CL2为电容;CLK、CLK1?CLK4为时钟信号；VCC为电源电压；VSS为地电位；VCTAT为负温电压；VPTAT1、VPTAT2为正温电压；VREF1为求和电路输出的基准电压；VREF2为缓冲后输出的基准电压。【具体实施方式】下面结合附图和具体的实施方式对本专利技术作进一步的阐述。本专利技术连续输出全集成开关电容带隙基准电路结构框图如图1所示，包括负温电压产生电路101、正温电压产生电路100、求和电路102 (由两个求和通道构成:求和电路通道I和求和电路通道2)、输出缓冲电路103。其中，负温电压产生电路101产生的负温电压和正温电压产生电路100产生的正温电压通过求和电路102实现叠加、电压自举、温度补偿，两个求和电路通道交替采样正温电压和负温电压、输出基准电压，实现基准电压的连续输出，同时通过输出缓冲电路减小基准电压的过冲，最终得到连续输出过冲很小的基准电压。负温电压本文档来自技高网...

【技术保护点】
连续输出全集成开关电容带隙基准电路，包括负温电压产生电路、正温电压产生电路、求和电路和输出缓冲电路；所述负温电压产生电路由6个PMOS管：MP1、MP2、MP3、MP4、MP5、MP6，6个NMOS管：MN1、MN2、MN3、MN4、MN5、MN6，1个电容：C0构成；具体连接关系为：MP1、MP2、MP3、MP4、MP5的源极接接电源电压，MP1、MP3、MP4的栅极、MP5的栅极和漏极、MN5的漏极相接，MN1的漏极接MP2的栅极和C0的正极，MP2的漏极、MP4的漏极、MN2的漏极和MN5、MN4的栅极相接，MP5的漏极、MN1管的栅极和漏极、MN2的栅极以及MN3的栅极相接，MN1的源极接MN3的漏极，MN2的源极接MN6的栅极、源极和漏极，MP6的衬底接地电位，MN5的源极接MN6的栅极和漏极，MN3的源极、MN6的源极、MN4的源极和漏极接地电位；所述正温电压产生电路由2个PMOS管：MP7、MP8，4个NMOS管：MN7、MN8、MN9、MN10构成；具体连接关系为：MP7、MP8的源极接电源电压，MP7、MP8的栅极接MP5的栅极，MP7的漏极与MN7的栅极和漏极以及MN8的栅极相接，MN7的源极接MN8的漏极，MP8的漏极与MN9栅极和漏极以及MN10的栅极相接，MN9的源极接MN10的漏极，MN8和MN10的的源极接地电位；所述求和电路由12个NMOS管：MNS1、MNS2、MNS3、MNS4、MNS5、MNS6、MNS7、MNS8、MNS9、MNS10、MNS11、MNS12，4个电容：C1、C2、C3、C4构成；具体连接关系为：MNS1、MNS2、MNS6的栅极相连，MNS1的漏极和MNS5的漏极接MN8的漏极，MNS1的源极接C1的正极和MNS3的漏极，MNS2的漏极接MP6的栅极和漏极，MNS2的源极接C2的正极和MNS4的漏极，MNS3、MNS4、MNS9、MNS10的源极相接，MNS5的源极、MNS6的漏极、C1和C2的负极相接，MNS6的源极、MNS12的源极接地电位，MNS7、MNS8、MNS12的栅极相连，MNS7的漏极和MNS11的漏极接MN10的漏极，MNS7的源极接C3的正极和MNS9的漏极，MNS8的漏极接MP6的栅极和漏极，MNS8的源极接C4正极和MNS10的漏极，MNS11源极、MNS12的漏极、C3和C4的负极相接；所述输出缓冲电路由2个NMOS管：MNS13、MNS14，2个电容：CL1、CL2构成；具体连接关系为：MNS13、MNS14的漏极和CL1的正极接MNS3、MNS4、MNS9、MNS10的源极，MNS13、MNS14的源极和CL2的正极相接，CL1和CL2的负极接地电位。...

【技术特征摘要】

【专利技术属性】
技术研发人员：明鑫，许天辉，苟超，刘德尚，周泽坤，王卓，张波，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：