控制栅极电压译码电路制造技术

本发明专利技术公开一种控制栅极电压译码电路，至少包括：地址译码器，用于将n比特的地址信号译码后产生2n比特的控制栅极选择信号及其反相信号；多路选择器，在擦写许可信号控制下对地址译码器输入的控制栅极选择信号进行选择产生所需控制栅极信号输出；电平位移器对该多路选择器产生的输出进行电平位移产生正电压的控制栅极选择信号及其反相信号；锁存器用于对该电平位移器的输出进行锁存，产生高电压为控制栅偏置电压，低电压为擦除电压的控制栅极选择信号；以及缓冲器用于将锁存后的控制栅极选择信号缓冲后产生所需电压极性的控制栅极选择信号，本发明专利技术不仅可以同时适合于正电压和负电压偏置，而且所有使用的MOS管电压差低于7V，节约芯片面积。

【技术实现步骤摘要】
控制栅极电压译码电路
本专利技术涉及一种译码电路，特别是涉及一种控制栅极电压译码电路。
技术介绍
对于虚地镜像位闪存，其控制栅极既需要正电压还需要负电压，在读和编程时控制栅极电压为正，在擦写时控制栅极需要负电压，因此需要设计一个控制栅极电压译码电路来产生合适的控制栅极电压。目前，对于虚地镜像位闪存，一般读和编程可用一套译码电路，擦除则使用另一负压译码电路，因此往往需要高压开关转换，并且使用的各管电压差经常会高于7V，电路面积较大。
技术实现思路
为克服上述现有技术的存在的问题，本专利技术的主要目的在于提供一种控制栅极电压译码电路，其不仅可以同时适合于正电压和负电压偏置，而且所有使用的MOS管电压差低于7V，节约电路面积。为达上述及其它目的，本专利技术提供一种控制栅极电压译码电路，至少包括：地址译码器，用于将n比特的地址信号译码后产生2n比特的控制栅极选择信号及其反相信号；多路选择器，在擦写许可信号控制下对地址译码器输入的控制栅极选择信号进行选择产生所需控制栅极信号输出；电平位移器，接于该多路选择器的输出端，对该多路选择器产生的输出进行电平位移产生正电压的控制栅极选择信号及其反相信号；锁存器，连接于该电平位移器的输出端，用于对该电平位移器的输出进行锁存，产生高电压为控制栅偏置电压，低电压为擦除电压的控制栅极选择信号；以及缓冲器，接于该锁存器的输出端，用于将锁存后的控制栅极选择信号缓冲后产生所需电压极性的控制栅极选择信号。进一步地，该锁存器包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管以及第四NMOS管，该第一PMOS管、第二PMOS管、第三PMOS管及第四PMOS管源极均接至该控制栅偏置电压，该第一PMOS管及该第二PMOS管的衬底接该控制栅偏置电压，该第一PMOS管栅极与第一NMOS管栅极互连，漏极接该第一NMOS管漏极，并接至第二PMOS管栅极与该第三PMOS管漏极，以输出该锁存器所要输出的控制栅极选择信号，该第一NMOS管与该第二NMOS管源极接该擦除电压，该第二PMOS管漏极接该第二NMOS管漏极，并接至该第四PMOS管漏极，栅极接第二NMOS管栅极，该第四PMOS管栅极接该电平位移器产生的正电压的控制栅极选择信号，并接至该第四NMOS管漏极，该第四NMOS管栅极接擦除电压保护信号，源极接地，该第三PMOS管栅极接该电平位移器产生的控制栅极选择信号的反相信号，并接至该第三NMOS管漏极，该第三NMOS管栅极接该擦除电压保护信号，源极接地。进一步地，该缓冲器将该锁存器所输入的控制栅极选择信号进行两次反相后变换为所需电压极性的控制栅极选择信号输出。进一步地，该缓冲器包括第五PMOS管、第六PMOS管、第五NMOS管以及第六NMOS管，该第五PMOS管、第六PMOS管的源极及衬底均接实际偏置电压，该第五PMOS管栅极与该第五NMOS管栅极互连，并接于该锁存器输出的控制栅极选择信号，该第五PMOS管漏极接该第五NMOS管漏极，并与该第六PMOS管栅极、该第六NMOS管栅极相连，该第五NMOS管及该第六NMOS管源极接擦除电压，该第六PMOS管栅极与该第六NMOS管栅极互连，漏极接该第六NMOS管漏极，并输出所需电压极性的控制栅极选择信号。进一步地，该擦除电压保护信号的产生电路包括负压检测电路、第七PMOS管、第七NMOS管、第一反相器、第二反相器、第三反相器、第四反相器、迟滞整形器以及与非门，该负压检测电路用于检测擦除电压以产生负压开关信号，该第七PMOS管源极接电源电压，栅极接该负压开关信号，漏极产生VDDBIAS信号，该第七NMOS管源极接地，栅极接该负压开关信号，漏极产生VDDBIAS信号，该VDDBIAS信号经该第一反相器反相和该迟滞整形器整形后，送入该与非门之一输入端，一擦除控制信号经第四反相器反相后送入该与非门另一输入端，该与非门输出经该第二反相器、该第三反相器相继反相后输出该擦除电压保护信号。进一步地，该地址译码器为4-16地址译码器。进一步地，该控制栅偏置电压取值为0～最高正电压，该擦除电压取值为0～-7V。与现有技术相比，本专利技术一种控制栅极电压译码电路通过将n比特的地址信号经2nbit的译码器译码后产生控制栅极选择信号SELCG0<15:0>及其反相信号SELCG0b<15:0>，并经多路选择器在擦写许可信号控制下产生所需控制栅极输出，经过电平位移器的电平位移产生正电压的控制栅极信号SELCG0i<15:0>及其反相信号SELCG0bi<15:0>，经锁存器锁存后产生正电压或负电压的控制栅极信号XPCG0i<15:0>，经缓冲器缓冲后输出所需电压极性的控制栅极信号XPCG0<15:0>，本专利技术不仅可以同时适合于正电压和负电压偏置，而且所有使用的MOS管电压差低于7V，节约电路面积附图说明图1为本专利技术一种控制栅极电压译码电路的框架示意图；图2为本专利技术较佳实施例中锁存器的电路示意图；图3为本专利技术较佳实施例中的缓冲器的电路示意图；图4为本专利技术较佳实施例中擦除电压保护信号ERS_PD的产生电路的电路示意图。具体实施方式以下通过特定的具体实例并结合附图说明本专利技术的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本专利技术的其它优点与功效。本专利技术亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本专利技术的精神下进行各种修饰与变更。图1为本专利技术一种控制栅极电压译码电路的框架示意图。根据图，本专利技术一种控制栅极译码电路，至少包括：地址译码器10、多路选择器11、电平位移器12、锁存器13以及缓冲器14。其中地址译码器10用于将n比特的地址信号经地址译码器10译码后产生2n的控制栅极选择信号SELCG0<(2n-1):0>及其反相信号SELCG0b<(2n-1):0>，在本专利技术较佳实施例中，以n为4为例，即正电压逻辑的4比特的地址信号经4-16的译码器译码后产生正电压逻辑的控制栅极选择信号SELCG0<15:0>及其反相信号SELCG0b<15:0>，以下均以4-16的地址译码器为例，但不以此为限；多路选择器11，在擦写许可信号ERSEN控制下对控制栅极选择信号进行选择产生所需控制栅极输出；电平位移器12接于多路选择器11的输出端，对多路选择器11产生的输出进行电平位移产生正电压的控制栅极选择信号SELCG0i<15:0>及其反相信号SELCG0bi<15:0>；锁存器13，连接于电平位移器12的输出端，用于对电平位移器12的输出进行锁存，产生高电压为CGBIAS，低电压为VNEG的控制栅极选择信号XPCG0i<15:0>，这里CGBIAS为控制栅偏置电压，VNEG为擦除电压，在本专利技术较佳实施例中，CGBIAS取值为0～系统最高正电压，VNEG取值为0～-7V；缓冲器14连接于锁存器13的输出端，用于将锁存后的控制栅极信号缓冲后产生所需电压极性的控制栅极选择信号XPCG0<15:0>，这里产生的控制栅极信号高电压VDDCG，低电本文档来自技高网...

【技术保护点】
一种控制栅极电压译码电路，至少包括：地址译码器，用于将n比特的地址信号译码后产生2n比特的控制栅极选择信号及其反相信号；多路选择器，在擦写许可信号控制下对地址译码器输入的控制栅极选择信号进行选择产生所需控制栅极信号输出；电平位移器，接于该多路选择器的输出端，对该多路选择器产生的输出进行电平位移产生正电压的控制栅极选择信号及其反相信号；锁存器，连接于该电平位移器的输出端，用于对该电平位移器的输出进行锁存，产生高电压为控制栅偏置电压，低电压为擦除电压的控制栅极选择信号；以及缓冲器，接于该锁存器的输出端，用于将锁存后的控制栅极选择信号缓冲后产生所需电压极性的控制栅极选择信号。

【技术特征摘要】
1.一种控制栅极电压译码电路，至少包括：地址译码器，用于将n比特的地址信号译码后产生2n比特的控制栅极选择信号及其反相信号；多路选择器，在擦写许可信号控制下对地址译码器输入的控制栅极选择信号进行选择产生所需控制栅极信号输出；电平位移器，接于该多路选择器的输出端，对该多路选择器产生的输出进行电平位移产生正电压的控制栅极选择信号及其反相信号；锁存器，连接于该电平位移器的输出端，用于对该电平位移器的输出进行锁存，产生高电压为控制栅偏置电压，低电压为擦除电压的控制栅极选择信号；以及缓冲器，接于该锁存器的输出端，用于将锁存后的控制栅极选择信号缓冲后产生所需电压极性的控制栅极选择信号。2.如权利要求1所述的一种控制栅极电压译码电路，其特征在于：该锁存器包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管以及第四NMOS管，该第一PMOS管、第二PMOS管、第三PMOS管及第四PMOS管源极均接至该控制栅偏置电压，该第一PMOS管及该第二PMOS管的衬底接该控制栅偏置电压，该第一PMOS管栅极与第一NMOS管栅极互连，漏极接该第一NMOS管漏极，并接至第二PMOS管栅极与该第三PMOS管漏极，以输出该锁存器所要输出的控制栅极选择信号，该第一NMOS管与该第二NMOS管源极接该擦除电压，该第二PMOS管漏极接该第二NMOS管漏极，并接至该第四PMOS管漏极，栅极接第二NMOS管栅极，该第四PMOS管栅极接该电平位移器产生的正电压的控制栅极选择信号，并接至该第四NMOS管漏极，该第四NMOS管栅极接擦除电压保护信号，源极接地，该第三PMOS管栅极接该电平位移器产生的控制栅极选择信号的反相信号，并接至该第三NMOS管漏极，该第三NMOS管栅极接该擦除电压保护信号，源极接地。3.如...

【专利技术属性】
技术研发人员：胡剑，杨光军，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：