一种行地址译码电路制造技术

本发明专利技术提出了一种行地址译码电路，使用较高的读写控制电压，从而能够使第一NMOS管、第二NMOS管及PMOS管均能够传输较高的电压，符合工艺要求，由于传输电压较高，能够使第一NMOS管、第二NMOS管及PMOS管的宽度尺寸均可以做小，减少行地址译码电路中多个块选择电路同时切换时对电荷泵的负载，使负载电容大大减小，功耗也随之大幅降低；此外，还可以大大节约行译码电路的面积，所需的容量越大，面积节省的越多，更有利于提高集成度。

【技术实现步骤摘要】
一种行地址译码电路
本专利技术涉及半导体制造领域，尤其涉及一种行地址译码电路。
技术介绍
对存储单元进行快速读写，一直是高速存储器芯片(如flash等)的追求目标。存储单元的行地址译码电路是存储器电路中所必需的，用来进行行地址的译码和选通。行地址译码电路会直接影响存储器的读取速度以及电荷泵的负载。目前，为了达到更快的译码和选通效果，行地址译码电路会需要高压开关转换，通常行地址译码电路中的各管电压通常比较高才能够达到迅速开关转换的目的，这就导致整个行地址译码电路占用较大的面积，不符合集成度越来越高的发展趋势。请参考图1和图2，图1为行地址译码电路的电路结构示意图，图2为块选择电路的电路结构示意图。所述行地址译码电路包括锁存器、块选择电路以及电平转换电路等，其均由多个晶体管等组成。控制电压ZVDD以及地址信号XPA、XPB和XPC输入至行地址译码电路，其中，行地址译码电路产生选择信号SEL和反相选择信号SLEb，由SEL和SELb同时控制16行地址。其中，控制电压ZVDD通常为2.7V。请参考图2，所述块选择电路(Block)包括一PMOS管P1、第一NMOS管N1和第二NMOS管N2。为了达到快速读取的目的，通常会将块选择电路内部的晶体管宽度尺寸做的较大，一般为10μm以上，甚至几十微米，速度要求越高，宽度要求越大，用于提高传输能力，从而使得其对字线(WL)上拉或下拉反应迅速，节省读取时间。然而，由于晶体管的尺寸较大，在对字线进行快速上拉或下拉时所需的电能较大，当块选择电路和块选择电路内部的晶体管同时进行切换时，产生的读电压的电荷泵负载就会相当的大。专利技术内容本专利技术的目的在于提供一种行地址译码电路，能够减少译码电路中的晶体管的尺寸，节约面积，以便提高集成度。为了实现上述目的，本专利技术提出了一种行地址译码电路，所述行地址译码电路的输入外接读写控制电压和地址驱动信号，产生选择信号、反相选择信号和偏置信号，所述行地址译码电路包括多个块选择电路，所述块选择电路包括一PMOS管、第一NMOS管和第二NMOS管，所述PMOS管与所述第一NMOS管并联后，两者的漏极与所述第二NMOS管的源极相连，并输出字线电压，所述PMOS管和第一NMOS管的源极外接地址驱动信号，所述PMOS管和第二NMOS管的栅极接所述反相选择信号，所述第一NMOS管的栅极接所述选择信号，所述第二NMOS管的源极接所述偏置信号，其中，所述选择信号和反相选择信号由所述读写控制电压传输获得，所述读写控制电压的电压范围为5V～7V。进一步的，在所述的行地址译码电路中，所述PMOS管的宽度尺寸小于等于2μm。进一步的，在所述的行地址译码电路中，所述第一NMOS管的宽度尺寸小于等于3μm。进一步的，在所述的行地址译码电路中，所述第二NMOS管的宽度尺寸小于等于3μm。进一步的，在所述的行地址译码电路中，所述选择信号和反相选择信号同时控制16行地址。进一步的，在所述的行地址译码电路中，所述块选择电路的个数为16个。与现有技术相比，本专利技术的有益效果主要体现在：使用较高的读写控制电压，从而能够使第一NMOS管、第二NMOS管及PMOS管均能够传输较高的电压，符合工艺要求，由于传输电压较高，能够使第一NMOS管、第二NMOS管及PMOS管的宽度尺寸均可以做小，减少行地址译码电路中多个块选择电路同时切换时对电荷泵的负载，使负载电容大大减小，功耗也随之大幅降低；此外，还可以大大节约行译码电路的面积，所需的容量越大，面积节省的越多，更有利于提高集成度。附图说明图1为行地址译码电路的电路结构示意图；图2为块选择电路的电路结构示意图。具体实施方式下面将结合示意图对本专利技术的行地址译码电路进行更详细的描述，其中表示了本专利技术的优选实施例，应该理解本领域技术人员可以修改在此描述的本专利技术，而仍然实现本专利技术的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本专利技术的限制。为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本专利技术由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。在下列段落中参照附图以举例方式更具体地描述本专利技术。根据下面说明和权利要求书，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。如
技术介绍
所提及，现有技术中行地址译码电路中控制电压ZVDD为2.7V，较低，因此，为了达到快速读取的目的，通常会将块选择电路内部的晶体管的宽度尺寸做的较大，一般为10μm以上，甚至几十微米，速度要求越高，宽度要求越大，从而使得其对字线(WL)上拉或下拉反应迅速，节省读取时间。有鉴于此，本专利技术的核心思想是将控制电压ZVDD增大，不再使用现有技术中采用PMOS管进行传输，而采用NMOS管进行传输，由于NMOS管传输能力强于PMOS管，增强块选择电路内部的电压传输能力，从而无需采用尺寸较大的晶体管，节约面积。具体的，在本实施例中，提出了一种行地址译码电路(电路结构与现有技术中的相同，可以参考图1)，所述行地址译码电路的输入外接读写控制电压ZVDD和地址驱动信号XPZ<m:0>，所述读写控制电压传输ZVDD经过所述行地址译码电路的电平转换电路等产生选择信号SEL和反相选择信号SELb，此外，所述行地址译码电路还产生偏置信号XDBIAS，在本实施例中，所述读写控制电压的电压范围为5V～7V，优选为5.5V；需要指出的是，地址驱动信号XPZ<m:0>的m可以根据具体的行数来决定，在本实施例中，以16行地址进行说明，其中，m即为15；所述行地址译码电路包括多个块选择电路(电路结构与现有技术中的相同，可以参考图2)，所述块选择电路包括一PMOS管P1、第一NMOS管N1和第二NMOS管N2，所述PMOS管P1与所述第一NMOS管N1并联后，两者的漏极与所述第二NMOS管N2的源极相连，并输出字线电压WL<15:0>，所述PMOS管P1和第一NMOS管N1的源极外接地址驱动信号XPZ<15:0>，所述PMOS管P1和第二NMOS管N2的栅极外接反相选择信号SELb，所述第一NMOS管N1的栅极外接选择信号SEL，所述第二NMOS管N2的源极接所述偏置信号XDBIAS。所述行地址译码电路在读写控制电压ZVDD及地址驱动信号XPZ<15:0>产生读写操作字线电压WL<15:0>。其中，所述行地址译码电路的输入端接读写控制电压ZVDD及地址XPA、XPB、XPC，输出选择信号SEL及反相选择信号SELb；所述块选择电路PMOS管P1及第一NMOS管N1并联再接第二NMOS管N2，其中反相选择信号SELb接PMOS管P1及第二NMOS管N2的栅极，选择信号SEL接第一NMOS管N1的栅本文档来自技高网...

【技术保护点】
一种行地址译码电路，其特征在于，所述行地址译码电路的输入外接读写控制电压和地址驱动信号，产生选择信号、反相选择信号和偏置信号，所述行地址译码电路包括多个块选择电路，所述块选择电路包括一PMOS管、第一NMOS管和第二NMOS管，所述PMOS管与所述第一NMOS管并联后，两者的漏极与所述第二NMOS管的源极相连，并输出字线电压，所述PMOS管和第一NMOS管的源极外接地址驱动信号，所述PMOS管和第二NMOS管的栅极接所述反相选择信号，所述第一NMOS管的栅极接所述选择信号，所述第二NMOS管的源极接所述偏置信号，其中，所述选择信号和反相选择信号由所述读写控制电压传输获得，所述读写控制电压的电压范围为5V～7V。

【技术特征摘要】
1.一种行地址译码电路，其特征在于，所述行地址译码电路的输入外接读写控制电压和地址驱动信号，产生选择信号、反相选择信号和偏置信号，所述行地址译码电路包括多个块选择电路，所述块选择电路包括一PMOS管、第一NMOS管和第二NMOS管，所述PMOS管与所述第一NMOS管并联后，两者的漏极与所述第二NMOS管的源极相连，并输出字线电压，所述PMOS管和第一NMOS管的源极外接地址驱动信号，所述PMOS管和第二NMOS管的栅极接所述反相选择信号，所述第一NMOS管的栅极接所述选择信号，所述第二NMOS管的源极接所述...

【专利技术属性】
技术研发人员：胡剑，肖军，张勇，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海;31