低电容超深沟槽瞬变电压抑制二极管结构制造技术

本发明专利技术公开了一种低电容超深沟槽瞬态电压抑制二极管结构，其包括一TVSPN结及一低电容PN结，重掺杂P型衬底（41）、重掺杂N型外延层（42）、轻掺杂N型外延层（43）、二氧化硅层（44）堆叠之后的多层结构上刻蚀有一系列密排的深度大于10μm的超深沟槽，该超深沟槽穿过轻掺杂N型外延层（43）和重掺杂N型外延层（42）进入P型衬底（41）；所述超深沟槽内填充掺杂N型多晶硅（47），进一步高温推进N型多晶硅，所述密排的超深沟槽填充的掺杂N型多晶硅（47）的侧壁和底部与重掺杂P型衬底（41）形成所述立体结构的TVSPN结；该轻掺杂N型外延层（43）上有P型区域注入（49），该P型区域注入（49）与该轻掺杂N型外延层（43）形成所述低电容PN结。

【技术实现步骤摘要】

本专利技术涉及半导体
，特别涉及一种低电容超深沟槽瞬变电压抑制(Transient Voltage Suppressors, TVS) 二极管结构。
技术介绍
集成电路线宽尺寸的不断缩小要求电子器件的工作电压不断降低，同时也导致电路中以静电放电(Electro-Static discharge, ESD)或其他形式存在的瞬态电压更容易对电子器件造成破坏。TVS是一种基于二极管形式的保护器件，用来保护系统免于遭受各种形式的瞬态高压的冲击，其工作原理如图1所示，TVS 10在线路板上与被保护电路11并联。在正常工作条件下，TVS 10在被保护电路11上呈现高阻抗状态。当ESD或其他形式的浪涌冲击下，TVS 10能实时导通，为产生的瞬态高电流提供一个低阻抗通路，使瞬态电流与能量通过并联的TVS 11被引开，从而起到对电子器件的保护作用。现有的TVS器件大多是图2所示的一个平面二极管或图3中简单的沟槽二极管结构。如图2所示，平面二极管包括依次叠加设置的Al/Cu金属层21、层间绝缘层22、N型掺杂外延层23、及P型掺杂硅衬底24。平面TVS 二极管流过器件的瞬态电流和结面积成正比。因此，为了达到高静电保护能力，器件的尺寸需要变大。然而二极管结面积的增加会导致器件整体电容的增加，使器件对信号的响应速度降低，从而无法在高速高频数据线上应用。如图3所示，简单的沟槽TVS 二极管包括依次叠加设置的Al/Cu金属层31、层间绝缘层32、及P型掺杂硅衬底34。通过在P型掺杂硅衬底34上的刻蚀出沟槽进行N型掺杂沟槽填充33，使得N型掺杂沟槽填充(33)的周边与P型掺杂硅衬底34形成立体的PN结，通过对沟槽的深度和密度的调节来增加其结面积，从而提高其静电保护能力。同平面结构相t匕，沟槽TVS结构能将TVS做得相对较小。然而由于其结构运用的重掺杂的P型硅衬底34和N型多晶硅(poly-Si)33沟槽填充，PN结的结电容难以降低。而通过增加纵向结面积来提高静电保护能力也因此增加了结电容，进一步降低了器件对信号的响应速度。当今电子设备的接口(I/O)的趋势是设计变得更复杂、尺寸变得更小、数据传输速度越来越高。这种趋势要求TVS器件的电容越来越低，尺寸越做越小。这就使传统的平面TVS和沟槽TVS器件在现代高端电子设备的接口上的应用出现问题。能否在保持高静电保护能力的前提下将器件的尺寸做得最小、电容做得最低变得至关重要。
技术实现思路
本专利技术主要解决的技术问题是提供一种小尺寸、低电容超深沟槽TVS 二极管结构。为解决上述技术问题，本专利技术采用的一个技术方案是:提供一种低电容超深沟槽瞬态电压抑制二极管结构，其包括一个瞬态电压抑制器二极管PN结及一个低电容PN结，该低电容超深沟槽瞬态电压抑制二极管结构包括依次堆叠设置的重掺杂P型衬底、重掺杂N型外延层、轻掺杂N型外延层、二氧化硅层、层间绝缘层，及Al/Cu金属层；在重掺杂P型衬底、重掺杂N型外延层、轻掺杂N型外延层、二氧化硅层堆叠之后的多层结构上刻蚀有一系列密排的深度为大于IOym的超深沟槽，该超深沟槽穿过所述轻掺杂N型外延层和重掺杂N型外延层进入P型掺杂衬底；所述超深沟槽内填充有N型掺杂多晶硅，进一步高温推进N型掺杂多晶硅，所述密排的超深沟槽填充的N型掺杂多晶硅的侧壁和底部与重掺杂P型衬底形成所述立体结构的瞬态电压抑制器二极管PN结；该轻掺杂N型外延层上有P型区域注入，该P型区域注入与该轻掺杂N型外延层形成所述低电容PN结；该层间绝缘层沉积在N型掺杂多晶硅和二氧化硅层上，该Al/Cu金属层进一步沉积在该层间绝缘层上，通过刻蚀出的接触孔分别连接到N型掺杂多晶硅和P型掺杂区域注入。在本专利技术一个较佳实施例中，所述超深沟槽的深度大于10 μ m，高宽比在10:1和30:1之间。在本专利技术一个较佳实施例中，所述重掺杂P型衬底上生长5-15 μ m的重掺杂N型外延层。在本专利技术一个较佳实施例中，所述重掺杂N型外延层的电阻率为5-50 Ω.cm。在本专利技术一个较佳实施例中，所述重掺杂N型外延层上生长10-30 μ m的近本征轻掺杂N型外延层。在本专利技术一个较佳实施例中，所述轻掺杂N型外延层的电阻率为100-800 Ω.οπ ο在本专利技术一个较佳实施例中，所述低电容PN结的结电容的大小与轻掺杂N型外延层的掺杂浓度的高低成正比。本专利技术的有益效果是:本专利技术利用超深沟槽的设计，实现在电性能上的高静电保护能力和低电容；利用一个立体结构的TVS 二极管PN结在减小器件的尺寸的同时，大幅度增加了 TVS 二极管的结面积和静电保护能力。另外，通过P型区域注入和轻掺杂N型外延层形成的PN结具有很低的结电容(juncti`on capacitance)。通过所述立体结构的TVS 二极管PN结与所述低电容PN结串联，因此，该结构具有超低的电容，该结构超低的电容大大提高了 TVS器件对信号的响应速度，使其在保护高频数据接口(例如USB3.0、HTMI1.4)电路上的应用成为可能。同时，该结构具有很高的抗高浪涌电流能力。本专利技术的另外一个优势是能将器件尺寸减小，在当今的电子设备超薄小型化的趋势下变得越来越重要。附图说明图1是TVS 二极管的工作示意图。图2是现有技术中平面二极管结构示意图。图3是现有技术中的沟槽二极管结构示意图。图4是本专利技术低电容超深沟槽TVS 二极管结构一较佳实施例的立体结构示意图。图5是图4所示的低电容超深沟槽TVS 二极管结构的等效电路图。具体实施例方式下面结合附图对本专利技术的较佳实施例进行详细阐述，以使本专利技术的优点和特征能更易于被本领域技术人员理解，从而对本专利技术的保护范围做出更为清楚明确的界定。本专利技术是使用一种创新的超深沟槽(大于10 μ m)、N型掺杂多晶硅(poly-Si)填充和近本征轻掺杂N型外延(near intrinsic N-Epi)结构来制造小尺寸、低电容TVS 二极管器件。请参阅图4,图4是低电容超深沟槽TVS 二极管结构的结构示意图。所述低电容超深沟槽TVS 二极管结构包括依次堆叠设置的重掺杂P型衬底41、重掺杂N型外延层42、轻掺杂N型外延层43、二氧化娃(SiO2)层44、层间绝缘层(interlayer dielectrics, ILD)45、及Al/Cu金属层46。具体而言,是在重掺杂P型衬底41上生长5-15 μ m的重掺杂N型外延层42,该重掺杂N型外延层42的电阻率为5-50 Ω.cm。在重掺杂N型外延层42上生长10_30um的近本征轻掺杂N型外延层43,该近本征轻掺杂N型外延层43的电阻率为100-800 Ω.cm。在轻掺杂N型外延层43上进行P型区域注入49。在轻掺杂N型外延层43上沉积二氧化硅(SiO2)层44。在重掺杂P型衬底41、重掺杂N型外延层42、轻掺杂N型外延层43、二氧化硅(SiO2)层44堆叠之后的多层结构上，刻蚀有一系列密排的深度为大于10 μ m的超深沟槽(图未标)，该超深沟槽的高宽比(aspect ratio)为1(Γ30:1的超深沟槽,该超深沟槽穿过两层N型外延层42、43，进入P型衬底41。超深沟槽内填充有N型掺杂多晶硅47，进一步高温推进N型掺杂多晶硅形成扩散PN结48。在N型掺杂多晶硅47和二氧化硅层44上沉积层间绝缘层45，A1/Cu金本文档来自技高网...

【技术保护点】
一种低电容超深沟槽瞬态电压抑制二极管结构，其特征在于，其包括一个TVS?PN结及一个低电容PN结，该低电容超深沟槽瞬态电压抑制二极管结构包括依次堆叠设置的重掺杂P型衬底（41）、重掺杂N型外延层（42）、轻掺杂N型外延层（43）、二氧化硅层（44）、层间绝缘层（45），及Al/Cu金属层（46）；在重掺杂P型衬底（41）、重掺杂N型外延层（42）、轻掺杂N型外延层（43）、二氧化硅层（44）堆叠之后的多层结构上刻蚀有一系列密排的深度为大于10μm的超深沟槽，该超深沟槽穿过所述轻掺杂N型外延层（43）和重掺杂N型外延层（42）进入P型衬底（41）；所述超深沟槽内填充有掺杂N型多晶硅（47），进一步高温推进N型多晶硅，所述密排的超深沟槽填充的掺杂N型多晶硅（47）的侧壁和底部与重掺杂P型衬底（41）形成所述立体结构的TVS?PN结；该轻掺杂N型外延层（43）上有P型区域注入（49），该P型区域注入（49）与该轻掺杂N型外延层（43）形成所述低电容PN结；该层间绝缘层（45）沉积在掺杂N型多晶硅（47）和二氧化硅层（44）上，该Al/Cu金属层（46）进一步沉积在该层间绝缘层（45）上，通过刻蚀出的接触孔分别连接到掺杂N型多晶硅（47）和P型掺杂区域注入（49）。...

【技术特征摘要】

【专利技术属性】
技术研发人员：朱伟东，吴昊，赵泊然，
申请(专利权)人：江苏应能微电子有限公司，
类型：发明
国别省市：