不具有测试焊盘的栅极应力测试电路制造技术

本发明专利技术的实施方式涉及不具有测试焊盘的栅极应力测试电路。特别地，提供一种高侧驱动电路，包括：驱动级，具有输入、输出、第一功率端子以及第二功率端子；晶体管，具有第一功率端子、第二功率端子以及耦合到驱动级的输出的控制端子；以及开关，耦合在驱动级的第二功率端子与晶体管的第二功率端子之间。

【技术实现步骤摘要】

本专利技术涉及驱动电路，更具体地，涉及包括相应电压应力测试电路的高侧驱动电路(high side driver circuit)。
技术介绍
为了实现自动化等级质量评定，混合的模拟和功率产品必须经过栅极应力测试。应力测试的目的在于筛查位于功率MOS晶体管的栅极氧化物中的随机缺陷。应力测试通常需要专门的测试模式和测试焊盘来控制MOS晶体管的栅极。自动化应用的典型功率产品是具有自举升压(boot-strap)的降压型调节器，其具有NDMOS晶体管作为高侧功率器件。图1中示出这种具有高侧驱动器和测试电路的降压型调节器。电路100的集成电路部分102包括驱动级104，用于驱动高侧功率MOS晶体管Mhs的栅极。栅极应力焊盘106也耦合到驱动级104的输出和高侧功率MOS晶体管Mhs的栅极。驱动级104耦合在BOOST(升压)节点和SBUCK(降压)节点之间，并且接收HS输入信号。升压节点耦合到VIN节点，并且晶体管Mhs的源极耦合到SBUCK节点。在集成电路部分102外部，电容器Cb耦合在BOOST节点和SBUCK节点之间，并且电感器L耦合在SBUCK节点和Vout节点之间。二极管D1耦合在SBUCK节点和接地之间。电容器Ctot和电阻器Rujad都耦合在Vtm节点与接地之间。现在参照图2，电路200包括栅极应力测试电路和驱动电路的其它晶体管和门级。驱动级204、二极管D2、栅极应力焊盘206、晶体管Mhs和二极管208对应于图1中的类似元件。集成电路部分202包括其它元件，包括用于接收栅极应力测试信号的反相器210、反相器212、或(OR)门214和与(AND)门216。集成电路部分202进一步包括晶体管MpM2、M3、M4以及并联连接的二极管218、220和222。电阻器R1耦合在晶体管M2的栅极和源极之间。在图2中，晶体管Mhs为高侧NDMOS晶体管，晶体管M1为3.3V PMOS晶体管，晶体管M2为高电压PMOS晶体管，晶体管M3和M4为高电压NMOS晶体管。如前面那样，HS为高侧驱动信号。在栅极应力测试模式中，栅极应力测试信号为高，并且晶体管乂121314都截止。在测试模式中执行以下步骤:第一步骤是预应力泄漏测量。将Vin电压升高直到偏置电路和逻辑可以工作，强制Vin = SBUCK，强制栅极应力焊盘电压等于Vin+正常Ves，并且测量经过栅极应力焊盘的电流。第二步骤是对晶体管MHS完全施加应力。针对预定应力持续时间间隔Ts，将栅极应力焊盘电压升高到VIN+应力电压。第三步骤是执行新的泄漏测量。将栅极应力焊盘电压降低到Vin+正常Ves，并测量经过栅极应力焊盘的电流。第四步骤是将非零增量(delta)泄漏作为可能的栅极故障的指示。作为一个例子，晶体管氧化物厚度等于7nm，正常Ves等于3.3V，正常应力电压为6V,正常应力持续时间间隔Ts在50ms和250ms之间。期望一种用于降压型调节器的高侧驱动器，在没有测试焊盘的情况下，它将消耗较少管芯(die)面积并且具有易于在分隔式(split)功率MOS应用中使用的驱动级设计。
技术实现思路
根据本专利技术，一种高侧驱动电路，包括:驱动级，具有输入、输出、第一功率端子和第二功率端子；高侧功率MOS晶体管，具有第一功率端子、第二功率端子以及耦合到驱动级的输出的控制端子；以及开关，耦合在驱动级的第二功率端子与晶体管的第二功率端子之间。二极管耦合在驱动级的第一功率端子与电压源之间。开关由栅极应力控制信号控制。在正常操作模式中，开关断开。在测试模式中，开关闭合。在测试模式中，执行在驱动级的第一功率端子处的第一泄漏电流测量，对功率MOS晶体管施加应力，然后在驱动级的第一功率端子处执行第二泄漏电流测量。在分隔式功率MOS实施例中，可以使用多个驱动电路和MOS功率晶体管。除了第一驱动电路之外，附加驱动电路包括输入延迟电路。在驱动电路的第二功率端子与所有MOS功率晶体管的第二功率端子之间仅需要一个开关。附图说明图1是根据现有技术的具有自举升压和栅极应力焊盘的降压型调节器的简化示意图；图2是图1所示降压型调节器的集成电路部分的更具体示意图，包括根据现有技术的栅极应力测试电路的晶体管和逻辑门实现方案；图3是根据本专利技术的用于在降压型转换器中使用的高侧驱动电路的简化示意图，但不具有现有技术中示出的栅极应力焊盘；图4是图3所示电路的更具体示意图，包括根据本专利技术的电阻器、晶体管和逻辑门实现方案；图5是具有根据现有技术的分隔式高侧NDMOS晶体管实现方案的栅极应力测试电路的不意图；以及图6是针对根据本专利技术的三路分隔式功率晶体管实现方案的本专利技术实施例的示意图。具体实施例方式根据本专利技术的实施例，具有相应测试电路300的高侧驱动电路在图3中示出。与之前一样，电路300包括与集成电路部分302相关联的二极管D2、电压源V1、驱动级304、高侧功率MOS晶体管Mhs和二极管308。电路300还包括如所示的BOOST节点、PHASE (相位)节点和SBUCK节点。然而，图3中还示出了插入在SBUCK节点与PHASE(高侧驱动接地)节点之间的开关Sp特别注意的是，栅极应力焊盘被去除。BOOST节点或管脚用于将功率MOS栅极电压和驱动级功率端子电压升高到Vin+应力电压。如图所示，开关S1的控制节点接收栅极应力控制电压信号。现在参照图4，示出了与图3所示电路300对应的电路400的更具体的晶体管级示意图。晶体管MpM2、M3、M4和Msi为高电压DMOS晶体管。电路400包括集成电路部分402、驱动级404、反相器405和与非(NAND)门406。晶体管M1包括并联二极管410并耦合到电流源408。晶体管M2包括并联二极管414，并且耦合到电流源412。晶体管M1和M2耦合到包括晶体管M8和M9的P沟道电流镜。BOOST节点通过二极管D2耦合到V1电压源。NPN晶体管M5耦合在晶体管M2的漏极与BOOST节点之间，并由PHASE信号控制。驱动级404耦合在BOOST节点与PHASE节点之间。晶体管M6和M7也耦合在BOOST节点与PHASE节点之间。电阻器R1耦合在节点407与BOOST节点之间。电阻器R2耦合在BOOST节点与PHASE节点之间。齐纳二极管D3耦合在节点409与BOOST节点之间。晶体管M3耦合在节点409和正常Ves应力电压源之间。晶体管M3由反相器416的输出控制，反相器416的输出转而由栅极应力测试信号控制。电阻器R3和R4耦合在BOOST节点与节点409之间。晶体管M4的栅极由电阻器R3和R4的中心抽头控制。晶体管M4包括并联二极管424。晶体管Msi包括并联二极管420以及并联耦合的电阻器R5。通过BOOST节点的电流通过电压源428来测量。电压源430耦合到SBUCK节点和VIN节点。在正常操作模式中，栅极应力= “0”，晶体管M3导通，晶体管M4导通，晶体管Msi导通，并且 PHASE = SBUCK。在应力测试模式中，栅极应力=“ I ”，HS = “0”，并且晶体管M2、M3、M4和Msi截止。由于存在电阻器R1和R2(500kQ)，所以PHASE = BOOST,即，高侧驱动器的所有端子都具有相同的电位并变为浮置。根据本专利技术的测试步骤为:1.执行预应力(pre本文档来自技高网...

【技术保护点】
一种高侧驱动电路，包括：驱动级，具有输入、输出、第一功率端子以及第二功率端子；晶体管，具有第一功率端子、第二功率端子以及耦合到所述驱动级的所述输出的控制端子；以及开关，耦合在所述驱动级的所述第二功率端子与所述晶体管的所述第二功率端子之间。

【技术特征摘要】

【专利技术属性】
技术研发人员：李琳，
申请(专利权)人：意法半导体研发深圳有限公司，
类型：发明
国别省市：