一种半导体芯片以及金属间介质层的制作方法技术

本发明专利技术公开了一种半导体芯片以及金属间介质层的制作方法，用以降低PMOS器件开启电压的漂移值，提高PMOS器件的可靠性。所述半导体芯片金属间介质层的制作方法包括：在第一金属层上形成第一氧化硅层；在所述第一氧化硅层上形成第二氧化硅层；在所述第二氧化硅层表面进行砷离子As-1注入。

【技术实现步骤摘要】

本专利技术涉及半导体器件及其工艺制造领域，尤其涉及。
技术介绍
在半导体芯片及其工艺制造领域，尤其是在集成有互补金属氧化物半导体(Complementary Metal Oxide Semiconductor, CMOS)器件的芯片制作工艺中，高集成化、微细化和复杂化的要求，使得器件之间的横向尺寸不断下降，纵向尺寸下降甚微，致使器件表面台阶越来越陡，图形间距越来越窄，使得器件接触孔的布线越来越难，接触孔的布线很容易发生引线交叉，并导致串扰现象，而双层金属布线能够解决因布线导致的串扰现象。参见图1，为CMOS半导体芯片的一个原胞结构示意图，通过多次镀膜、光刻、刻蚀工艺流程在硅衬底I形成PMOS器件和NMOS器件的源极2、栅极3和漏极4，以及连接PMOS器件和NMOS器件漏极4的第一金属层5,连接源极2的第二属层6,在第一金属层5和第二金属层6之间有金属间第一隔离层7和金属间第二隔离层8。金属间第一隔离层7 —般米用等离子增强型化学气相沉积氧化硅(PETEOS)形成，为了保证第一隔离层7表面的平坦性，采用在第一隔离层7上形成第二隔离层8，第二隔离层8由旋涂氧化硅(SOG)形成。由于SOG和PETEOS存在的物理状态不同，前者是液态，后者是气态，使得SOG和PETEOS在力学性能上有一定差异，即SOG分子间的应力和PETEOS分子间的应力不同，SOG和PETEOS之间存在一定应力差，使得PMOS器件的开启电压的漂移值较大，导致PMOS器件的可靠性不过关，从而使得COMS的寿命较低。
技术实现思路
本专利技术实施例提供，用以降低PMOS器件开启电压的漂移值，提高PMOS器件的可靠性。本专利技术实施例提供的半导体芯片金属间介质层的制作方法，包括以下步骤:在第一金属层上形成第一氧化娃层；在所述第一氧化硅层上形成第二氧化硅层；在所述第二氧化硅层表面进行砷离子As<注入。一种半导体芯片，采用所述方法制作而成。本专利技术实施例，通过形成在双金属半导体芯片接触孔上的第一金属层上形成第一氧化硅层；在所述第一氧化硅层上形成第二氧化硅层；以及在所述第二氧化硅层表面进行砷离子As—1注入。降低PMOS器件开启电压的漂移值，提高PMOS器件的可靠性。附图说明图1为现有技术CMOS半导体芯片的一个原胞结构示意图；图2为本专利技术实施例提供的一种半导体芯片金属间介质层的制作方法流程示意图；图3为本专利技术实施例提供的形成有接触孔的半导体芯片结构剖面图；图4为本专利技术实施例提供的形成有第一金属层的半导体芯片结构剖面图；图5为本专利技术实施例提供的形成有第一氧化硅层的半导体芯片结构剖面图；图6为本专利技术实施例提供的形成有第二氧化硅层的半导体芯片结构剖面图；图7为本专利技术实施例提供的第二氧化硅层减薄后的半导体芯片结构剖面图；图8为本专利技术实施例提供的注入砷离子后的半导体芯片结构剖面图；图9为本专利技术实施例提供的形成有第三氧化硅层的半导体芯片结构剖面图；图10为本专利技术实施例提供的形成有第二金属层的半导体芯片结构剖面图。具体实施例方式本专利技术实施例提供了，用以降低PMOS器件开启电压的漂移值，提高PMOS器件的可靠性。具有NMOS器件和PMOS器件的CMOS器件，金属间隔离层(MD)对PMOS的开启电压的影响较大，使得PMOS的开启电压Vt的漂移百分比超过15%，导致PMOS器件失效，可靠性降低，导致整个CMOS器件的寿命较低。IMD对PMOS的开启电压的影响是因为MD是由两部分材料组成，即先后在第一金属层上制作PETEOS和SOG，SOG和PETEOS形成的氧化硅在力学性能上有一定差异，即SOG和PETEOS之间有一定应力，使得PMOS器件的开启电压的漂移值较大，导致PMOS器件失效，可靠性不过关，从而使得COMS的寿命较低。本专利技术通过在制作金属间隔离层(IMD)的过程中，注入砷离子As—1，降低SOG和PETEOS之间的应力差，从而提高PMOS器件的可靠性。以下将结合附图对本专利技术实施例提供的技术方案进行详细的描述。参见图2，本专利技术实施例提供的一种半导体芯片金属间介质层的制作方法，包括以下步骤:SlOl、在第一金属层上形成第一氧化娃层。S102、在所述第一氧化硅层上形成第二氧化硅层。S103、在所述第二氧化硅层表面进行砷离子As<注入。本专利技术实施例提供的一种半导体芯片金属间介质层的制作方法，具体包括:参见图3，采用传统CMOS器件制作工艺，制作出具有接触孔51的半导体芯片。具体地，参见图3，多次使用镀膜、光刻、刻蚀等工艺，在硅衬底9上同时形成NMOS的源极31、漏极32、栅极33，以及PMOS的源极41、漏极42、栅极43，并在PMOS器件和NMOS器件的上面形成第一介质层10，通过对该第一介质层10进行刻蚀，得到PMOS器件和NMOS器件的接触孔51，该介质层可以为二氧化硅(SiO2)。参见图4，在具有接触孔51的半导体芯片上，采用离子溅射的方式在整个半导体芯片上生长一层厚度约3 4 μ m的金属层(第一金属层)11，然后利用光刻刻蚀工艺，将接触PMOS的漏极42和源极41的第一金属层11分开，以及将接触NMOS的源极31和漏极32的第一金属层11分开，使得PMOS的漏极42和NMOS的漏极32通过第一金属层11相连,该第一金属层可以为铝金属层，或者铝硅铜(AlSiCu)合金层，或者为铜金属层。参见图5，在图4所示的半导体芯片的第一金属层11上形成第一氧化硅层12。具体地，可以通过等离子增强型化学气相沉积氧化硅(PETEOS)形成厚约0.3 μ m的二氧化硅(SiO2)层。参见图6，在图5所示的半导体芯片的第一氧化硅层12上形成第二氧化硅层13。具体地，可以通过旋涂氧化硅(SOG)形成第二氧化硅层13，即通过旋转涂覆的方式在第一氧化硅层12涂覆一层液态二氧化硅(SiO2)层。该第二氧化硅层13是为了消除第一氧化硅层12上的台阶，这些台阶是因半导体芯片上的接触孔窗口所形成的。参见图7，通过回刻工艺对第二氧化硅层13进行减薄，减薄到厚约0.4 μ m左右。这样形成的金属隔离层(第一氧化硅层12和第二氧化硅层13)表面平坦，没有台阶。参见图8，在减薄后的第二氧化硅层13表面进行砷离子As<注入。较佳地，将将经过电离砷得到的砷离子As'以120keV能量，且4*1015cnT2的剂量从第二氧化硅层13表面注入第二氧化硅层13和第一氧化硅层12。上述在半导体芯片中金属间隔离层(第二氧化硅层13和第一氧化硅层12)注入砷离子As—1，可以降低PMOS器件开启电压的漂移值。但是不限于所述砷离子的能量值和剂量范围，只要在金属间隔离层注入砷离子As—1，都会降低PMOS器件开启电压的漂移值。参见图9，在注入有砷离子As—1的第二氧化硅层13表面，形成第三氧化硅层14。这是因为，第二氧化硅层13(旋涂氧化硅层)具有一定吸水性，为了避免该旋涂氧化硅吸收的外界水分影响半导体芯片的器件性能，具体地，在该第二氧化硅层13表面，再一次通过等离子增强型化学气相沉积氧化硅(PETEOS)形成厚约0.5 μ m的二氧化硅(SiO2)层，以保护第二氧化硅层13 (旋涂氧化硅层)不受外界环境的影响。参见图10，在进行完上述金属间隔离层(第一氧化层12、第二氧化层13和第三氧化层14)的制作本文档来自技高网...

【技术保护点】
一种半导体芯片金属间介质层的制作方法，其特征在于，该方法包括：在第一金属层上形成第一氧化硅层；在所述第一氧化硅层上形成第二氧化硅层；在所述第二氧化硅层表面进行砷离子As?1注入。

【技术特征摘要】

【专利技术属性】
技术研发人员：陈建国，张枫，徐顺强，陈余鑫，文燕，
申请(专利权)人：北大方正集团有限公司，深圳方正微电子有限公司，
类型：发明
国别省市：