一种晶圆结构以及应用其的功率器件制造技术

依据本发明专利技术的一种晶圆结构以及应用其的功率器件，其中晶圆结构包括高浓度掺杂的第一掺杂层以及依次位于所述第一掺杂层上的第二掺杂层和第三掺杂层；其中，所述第三掺杂层的掺杂浓度大于所述第二掺杂层的掺杂浓度。在功率器件中，MOSFET器件在第三掺杂层上形成的有源区由于体区之间的外延部分为高浓度掺杂，在对器件的击穿电压没有影响的情况下，能够大大降低导通电阻；在IGBT器件的有源区中，体区之间的高浓度外延层利于调整发射极侧空穴密度形成高空穴浓度阻挡层，从而降低器件的饱和压降参数。

【技术实现步骤摘要】

本专利技术涉及半导体功率器件
，更具体的说，是关于一种晶圆结构以及应用其的功率器件。
技术介绍
在功率器件制造工艺中，一般采用的晶圆结构为:在原始的低阻半导体衬底上向外延伸一层高阻层，即外延层，用来耐受高压，低阻衬底作为支撑而不增加更多的电阻。图1(a)所示为现有技术中通常采用的晶圆结构的示意图，其中I’为半导体衬底，2’为单一层次、均匀掺杂的外延层，而图1 (b)所示为对应的外延层2’掺杂浓度示意图，其中横坐标C表示掺杂浓度的大小，纵坐标Y表示纵向深度。但是这种晶圆结构在功率器件的制造中存在导通电阻较大或饱和压降较高的问题。对于VDMOS器件而言，比较重要的参数有击穿电压和导通电阻，一般要求击穿电压尽可能的高，导通电阻则越小越好。因此VDMOS的制造过程中，优化设计其导通电阻(Rds( ))的数值变得尤为重要。参考图2，所示为现有的晶圆结构应用在VDMOS(垂直双扩散金属氧化物半导体场效应晶体管)中的结构示意图。其中VDMOS的有源区形成于均匀掺杂的外延层2’上，VDMOS的导通电阻主要由以下几个部分构成:沟道电阻Ra1、积累层电阻Ra、JFET电阻Rj以及扩散电阻Rd，其中JFET电阻Rj占据的比例最大，尤其是在耐压低于100V的MOS管中其占据比例甚至达到50%以上。如果不对JFET电阻Rj的大小进行优化，则很难将VDMOS的导通电阻降低到合适的数值。
技术实现思路
有鉴于现有技术的上述缺陷，本专利技术的目的在于提供一种晶圆结构以及应用其的功率器件，以克服现有技术中功率器件的导通电阻较大或饱和压降较高的问题。为实现上述目的，本专利技术提供如下技术方案:依据本专利技术一实施例的一种晶圆结构，包括高浓度掺杂的第一掺杂层以及依次位于所述第一掺杂层上的第二掺杂层和第三掺杂层；其中，所述第三掺杂层的掺杂浓度大于所述第二掺杂层的掺杂浓度。优选的，所述第二掺杂层在所述第一掺杂层上外延生长形成。优选的，所述第三掺杂层在第二掺杂层上外延生长形成或在第二掺杂层的表面通过离子注入的方式形成。优选的，所述第二掺杂层和第三掺杂层的材质与第一掺杂层的材质相同。优选的，所述第二掺杂层的杂质掺杂浓度为均匀分布。优选的，，所述第三掺杂的杂质掺杂浓度为均匀分布或梯度分布。依据本专利技术一实施例的一种功率器件，包括依据本专利技术的任一晶圆结构。优选的，所述功率器件为绝缘栅双极型晶体管(IGBT)或金属氧化层半导体场效晶体管(MOSFET )。优选的，所述金属氧化层半导体场效晶体管(MOSFET)为垂直双扩散金属氧化物半导体场效应晶体管(VDM0S)。经由上述的技术方案可知，与现有技术相比，本专利技术提供了一种新的晶圆结构，其中掺杂浓度较高的第一掺杂层作为衬底结构，而第三掺杂层的掺杂浓度大于第二掺杂层，这样由第二掺杂层和第三掺杂层作为双层的外延结构应用在功率器件中，MOSFET器件在第三掺杂层上形成的有源区由于体区之间的外延部分为高浓度掺杂，在对器件的击穿电压没有影响的情况下，能够大大降低导通电阻；在IGBT器件的有源区中，体区之间的高浓度外延层利于调整发射极侧空穴密度形成高空穴浓度阻挡层，从而降低器件的饱和压降参数。通过下文优选实施例的具体描述，本专利技术的上述和其他优点更显而易见。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。图1所示为现有晶圆结构中的外延结构和掺杂浓度分布的示意图；图2所示为现有的晶圆结构应用在VDMOS的结构示意图；图3所示为依据本专利技术的晶圆结构及其掺杂浓度分布的示意图；图4所示为依据本专利技术的晶圆结构应用在VDMOS中的结构示意图；图5A所示为依据本专利技术的晶圆结构应用在IGBT中的平面结构示意图。图5B所示为依据本专利技术的晶圆结构应用在IGBT中的栅槽结构示意图。图中标号说明:1—第一掺杂层；2—一第二掺杂层；3—第三掺杂层；4—N+型源极；5—多晶硅栅极；6—氧化层；7—金属源极；8—P型体区。具体实施例方式以下结合附图对本专利技术的几个优选实施例进行详细描述，但本专利技术并不仅仅限于这些实施例。本专利技术涵盖任何在本专利技术的精髓和范围上做的替代、修改、等效方法以及方案。为了使公众对本专利技术有彻底的了解，在以下本专利技术优选实施例中详细说明了具体的细节，而对本领域技术人员来说没有这些细节的描述也可以完全理解本专利技术。图3中所示的依据本专利技术的晶圆结构，其包括第一掺杂层I以及依次位于其上的第二掺杂层2和第三掺杂层3 ;其中所述第一掺杂层I为高浓度掺杂，所述第三掺杂层3的掺杂浓度大于所述第二掺杂层2的掺杂浓度。其中第二掺杂层2的掺杂浓度优选为均匀分布，而第三掺杂层3中掺杂杂质的浓度可以如图3 (a)中所示为均匀分布，也可以如图3 (b)中的掺杂浓度连续梯度变化。在实际应用中，一般可将第一掺杂层I作为半导体衬底，所述第二掺杂层2在其上外延生长形成，而第三掺杂层3可以在第二掺杂层上通过外延生长的方式或向第二掺杂层表面进行离子注入形成。所述第二掺杂层和第三掺杂层可以作为外延层。其中晶圆结构中各掺杂层的基础材质保持一致，如比较常用的半导体衬底材料为重掺杂砷或磷的硅材料，而第二掺杂层和第三掺杂层的部分分别为不同掺杂浓度的硅外延。本专利技术还提供一种功率器件，其包括依据本专利技术实现的任一晶圆结构。其中所述功率器件可以为金属氧化层半导体场效晶体管(MOSFET)或绝缘栅双极型晶体管(IGBT)。下面以VDMOS (垂直双扩散金属氧化物半导体场效应晶体管)和IGBT为例对依据本专利技术的功率器件的结构和优点进行具体说明。参考图4，所示为依据本专利技术的晶圆结构应用在VDMOS的结构示意图；其中第一掺杂层I为N型重掺杂的硅衬底，第二掺杂层2为N型轻掺杂，其掺杂浓度为均匀分布，第三掺杂层3位于第二掺杂层2之上，且掺杂浓度高于第二掺杂层2，4为形成于P型体区8之上的N+型源极；5、6、和7分别为器件的多晶硅栅极、氧化层和金属源极。从图中结构可以明显看出，在P型体区8之间的部分由于第三掺杂层3的高浓度掺杂，其JFET电阻极大的降低，从而降低了器件的导通电阻。同时，这部分区域中掺杂浓度的升高不会引起击穿电压的下降。对于击穿电压小于100V的VDM0S，导通电阻的下降尤为明显。参考图5A和5B，所示为依据本专利技术的晶圆结构应用在IGBT的平面结构示意图和栅槽结构示意图。与图4所示结构不同的是:第一掺杂层I为P型重掺杂的硅衬底。由于第三掺杂层3位于P型体区8之间，因此从集电极注入的载流子聚集在P型体区8之下，调整了发射极侧的空穴密度，形成一高空穴密度阻挡层，从而降低了 IGBT的饱和压降Vmsat)。另外，还需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。依照本专利技术本文档来自技高网...

【技术保护点】
一种晶圆结构，其特征在于，包括高浓度掺杂的第一掺杂层以及依次位于所述第一掺杂层上的第二掺杂层和第三掺杂层；其中，所述第三掺杂层的掺杂浓度大于所述第二掺杂层的掺杂浓度。

【技术特征摘要】

【专利技术属性】
技术研发人员：廖忠平，
申请(专利权)人：矽力杰半导体技术杭州有限公司，
类型：发明
国别省市：