成像元件和相机系统技术方案

一种成像元件，包括放大晶体管。来自光电二极管的信号电荷可传送到放大晶体管的栅极，光电二极管在半导体基底内。放大晶体管的源极和漏极与半导体基底电隔离，其中，源极在阱内，或者源极和漏极在绝缘体上的硅层内。

【技术实现步骤摘要】

本专利技术涉及如CMOS (互补金属氧化物半导体)图像传感器的成像元件和相机系统。
技术介绍
近年来，在医疗和生物工艺学的领域中，已经进行了从生物体发射的荧光和微光的有力的测量和成像。这种成像比可用的普通成像器要求高得多的灵敏度和更低的噪声。例如，使用能够倍增模拟电荷的EM-CCD (电子倍增电荷耦合器件)。同时，日本专利公开N0.1995-67043提出一种使用时分光子计数的成像元件。该技术设计来确定对于每个给定时间段入射在光电二极管上的光子的存在或不存在作为二进制值，并且汇集(compile)通过重复该处理多次获得的结果以获得二维成像数据。S卩，该成像元件每个给定时间段感测来自光电二极管的信号。只要在该时间段期间一个或多个光子入射，连接到每个像素的计数器递增1，而不管入射光子的数量。当光子入射到光电二极管上的频率沿时间轴是随机的时，入射光子的实际数量和计数符合泊松分布(Poisson distribution)。因此，当光子的入射频率低时,入射光子的实际数量和计数是近似线性关系。另一方面，当光子的入射频率高时，可以以全面的方式校正关系。由于其完全消除读取噪声的能力，这种成像元件特别适于成像微光。这种光子计数通常通过电荷倍增来实现。例如，日本专利公开N0.1995-67043假设雪崩二极管用于倍增电荷。雪崩二极管将入射到光接收表面的光子转换为光电子，并且进一步加速光电子穿过高压以通过撞击重复二次电子的生成，因此倍增信号电荷。这提供其电平足够大到用于入射光子的检测的信号。使用光子计数的成像元件几乎不受从一个器件到另一个器件在灵敏度上的变化的影响。因此，可以通过安排这种成像元件来形成成像表面。预期这种成像元件使用在各种应用中,包括通过将其与闪烁体(scintillator)结合使用的超低曝光X射线放射成像。
技术实现思路
顺带提及，通过电子加速、电荷倍增的实现通常要求非常高的电压，因此要求半导体制造的特殊工艺。此外，如果用例如雪崩二极管对于每个像素执行电荷倍增，则使用高压使得其难以将像素与其邻近像素电隔离。结果，该技术在小型化像素方面是不利的。另一方面，在传送期间的模拟信号的倍增使其自身成为新的噪声。这也导致各器件之间的非常大的变化。对上述问题的可能的解决方案将是在每个像素中提供放大器而不是倍增电荷，使得通过将放大器的输入电容减少到尽可能低的程度，可以从单个光电子获得大电平的信号。图1是图示具有放大器的像素的电路配置示例的图。单位像素电路PXl包括光电二极管1、传送晶体管2、重置晶体管3、放大晶体管4、存储节点5和浮置扩散(FD)节点6。传送晶体管2使其栅极电极连接到传送线7，并且重置晶体管3使其栅极电极连接重置线8。放大晶体管4使其栅极电极连接到FD节点6。在像素电路PXl中，入射到像素的硅基底上的光生成电子空穴对。这些对中的电子通过光电二极管I存储在存储节点5中。当传送晶体管2在给定定时导通时，电子传送到FD节点6，因此驱动放大晶体管4的栅极。这考虑了信号电荷作为信号被读取到像素输出9，其是放大晶体管4的源极。当像素输出9经由恒流电路或电阻元件(未示出)接地时，像素输出9用作源极跟随器。当同时导通并与传送晶体管2并联时，重置晶体管3从光电二极管I提取电子，并且将其注入电源，因此将像素重置为存储电子之前的暗状态，即，没有入射光子的状态。为了减少FD节点6的电容，已有的通常做法是减少FD节点6的扩散层的电容、或连接传送晶体管的扩散层和放大晶体管4的栅极的布线的电容，这要归功于引入布局和制造步骤中的新的构思。然而，只有这些电容减少不能实现显著效果，并且不足以允许单个光电子的检测。FD节点的电容包括前面所述的布线电容和扩散层电容。然而，假设这些电容通过引入布局的新的构思和半导体缩微成像技术的进步而减少，最终保留的是放大晶体管4自身的栅极电容。该电容占FD节点的寄生电容的大部分。放大晶体管的尺寸减少越多，输出随机噪声变得越大，因此限制了该部分可以最小化的程度。本专利技术提供一种成像元件和相机系统，其能够显著减少放大晶体管的有效栅极电容，而不改变其栅极面积，以便显著减少整体寄生电容。一种成像元件包括放大晶体管。来自光电二极管的信号电荷可传送到放大晶体管的栅极，光电二极管在半导体基底内。放大晶体管的源极和漏极与半导体基底电隔离，其中，源极在阱内，或者源极和漏极在绝缘体上的硅层内。本专利技术提供放大晶体管的显著减少的栅极电容，而不改变其栅极面积，以便显著减少整体寄生电容。附图说明图1是图示具有放大器的像素的电路配置示例的图；图2是图示根据本专利技术第一实施例的CMOS图像传感器(成像元件)的配置示例的图；图3是图示根据第一实施例的像素电路配置的示例的图；图4A到4D是用于重置图3所示的像素电路、存储电荷到图3所示的像素电路和从其读取电荷的时序图；图5是图示根据第一实施例的像素电路的剖面结构的示例的图；图6是图示具有图3和4所示的根据第一实施例的像素电路的像素部分的布局示例的图；图7A和7B是用于描述根据第一实施例的像素电路的制造方法的第一图；图8A和SB是用于描述根据第一实施例的像素电路的制造方法的第二图；图9是用于描述根据第一实施例的像素电路的制造方法的第三图；图10是图示具有自参考(self-referencing)能力的感测电路的示例的电路图；图1lA到IlD是时序图，通过以图3所示的像素作为示例，用于描述使用图10所示的具有自参考能力的感测电路的读取操作的示例；图12是图示根据第二实施例的像素电路配置的示例的图；图13是图示根据第二实施例的像素电路的剖面结构的示例的图；图14是图示根据第三实施例的像素电路配置的示例的图；图15是图示根据第四实施例的像素电路配置的示例的图；以及图16是图示对其应用根据本专利技术各实施例的固态成像元件的相机系统的示例的图。具体实施例方式下面将参考附图给出本专利技术的各实施例的描述。应该注意，将按照下面的顺序给出描述:1.根据本专利技术各实施例的成像元件的特征的概述2.第一实施例(成像元件的第一配置示例)3.第二实施例(成像元件的第二配置示例)4.第三实施例(成像元件的第三配置示例)5.第四实施例(成像元件的第四配置示例)6.第五实施例(相机系统)〈1.根据本专利技术各实施例的成像元件的特征的概述>在本专利技术各实施例中，以朝向实现快速并行读取的观点，实现作为使用光子计数的全数字图像传感器的、成像元件(CMOS图像传感器)的优化配置。首先，每个像素输出在特定时段期间的入射光子的存在或不存在作为电信号。感测电路在一帧时间段内多次接收其结果，并且确定每个结果为两个二进制值之一。成像元件汇集结果以生成例如每个像素的灰度级数据。 基于该基本配置，根据本专利技术各实施例的成像元件具有下述特征配置。根据本专利技术各实施例的成像元件具有这样的配置，其基于像素的FD节点电容的构成组件，允许显著减少利用场效应晶体管(FET)形成的放大晶体管的栅极电容，而不改变其栅极面积。在本专利技术各实施例中，通过关注以下事实实现了下面的实施例，S卩，该电容独立于源极跟随器的增益和基底的性质(b ehav i or )。在第一实施例中，源极跟随器输出和放大晶体管基底使用内埋光电二极管在像素中连接，因此抑制基底偏置效应，并且使得增益接近I。然后本文档来自技高网...

【技术保护点】
一种成像元件，包括：具有栅极、源极和漏极的放大晶体管；半导体基底内的光电二极管，来自所述光电二极管的信号电荷可传送到所述栅极，其中，所述源极和所述漏极在绝缘体上的硅层内，绝缘膜将所述绝缘体上的硅层与所述半导体基底电隔离。

【技术特征摘要】
2009.12.03 JP 275332/091.一种成像元件,包括: 具有栅极、源极和漏极的放大晶体管； 半导体基底内的光电二极管，来自所述光电二极管的信号电荷可传送到所述栅极， 其中，所述源极和所述漏极在绝缘体上的硅层内，绝缘膜将所述绝缘体上的硅层与所述半导体基底电隔离。2.按权利要求1所述的成像元件，其中，所述绝缘膜在所述绝缘体上的硅层和所述半导体基底之间。3.按权利要求1所述的成像元件，其中，高浓度层在所述光电二极管和绝缘层之间，所述绝缘层在所述高浓度层和所述绝缘体上的硅层之间。4.按权利要求3所述的成像元件，其中，所述高浓度层和所述半导体基底是相同导电类型。5.按权利要求1所述的成像元件，其中，所述绝缘体上的硅层和所述半导体基底是相同导电类型。6.按权利要求1所述的成像元件，其中，所述光电二极管将光子转换为所述信号电荷，所述光子入射在所述光电二极管上。7.按权利要求1所述的成像元件，其中，所述半导体基底处于参考电势。8.按权利要求7所述的成像元件，其中，所述参考电势是地。9.按权利要求1所述的成像元件，其中，所述栅极电连接到扩散层，所述扩散层在所述半导体基底内。10.按权利要求9所述的成像元件，其中，所述扩散层的导电类型与所述半导体基底的导电类型相反。11.按权利要求9所述的成像元件，其中，重置晶体管的源极是所述扩散层，所述扩散层是传送晶体管的源极。12.按权利要求11所述的成像元件，其中，所述传送晶体管执行所述信号电荷的传送，所述信号电荷...

【专利技术属性】
技术研发人员：西原利幸，角博文，
申请(专利权)人：索尼公司，
类型：发明
国别省市：