分子检测与鉴别的多接面结构的光二极管及其制造方法技术

本发明专利技术涉及一种分子检测与鉴别的多接面结构的光二极管及其制造方法。多接面结构的光二极管包括具有第一导电型杂质的基材、具有第一导电型杂质的磊晶层、具有第二导电型杂质的深井区、具有第一导电型杂质的第一井区、具有第二导电型杂质的第二井区、具有第一导电型杂质的第三井区以及具有第二导电型杂质的第一掺杂区。磊晶层配置于基材上。深井区配置于磊晶层中。第一井区配置于深井区中，其三边与磊晶层相接。第二井区配置于第一井区中。第三井区配置于第二井区中，其三边与磊晶层相接。第一掺杂区配置于第三井区中。

【技术实现步骤摘要】

本专利技术涉及一种半导体元件及其制造方法，尤其涉及ー种可与现有互补式金属氧化物半导体(complementary metal-oxide semiconductor, CMOS)制程相容的光二极管阵列(photodiode array)及其制造方法。
技术介绍
互补式金属氧化物半导体影像感测元件(CMOS image sensor, CIS)与互补式金属氧化物半导体逻辑元件的制程相·客，因此很容易与其他周边电路整合在同一晶片上，而且能够大幅降低影像感测元件的成本以及消耗功率。近年来，CMOS影像感测元件已广泛地应用于影像上，如预警、监视系统、エ业视觉及生化检测等，进而使得CMOS影像感测元件的重要性与日俱增。然而，已知CMOS影像感测元件在应用上普遍受到光学式分光特性的限制，导致其无法广泛使用于高感光应用。美国专利US 6727521揭不一种垂直滤光感测器(vertical color filter pixelsensor)的做法，主要应用于影像感测器。如此篇专利的图1及图3所示，多接面结构可分别收集蓝光、绿光、红光等三波段的光子(photons)，但事实上此结构的制程复杂且需要额外的两道硅磊晶制程以及多道的离子布植(ion implation)步骤。在此篇专利的图3中，第一道磊晶制程￠6)形成于红光与绿光二极管的界面，第二道磊晶制程(72)则形成于绿光与蓝光二极管的界面，其中上述两个ニ极管之间并没有隔离，因而会有降低空间解析度(spatial resolution)的疑虑，且进行两道磊晶制程也额外增加了制程上的生产成本。在US 7470946的图2B中，标号202为蓝光感测区、标号204为绿光感测区、标号206为红光感测区。此专利必须应用到以目前而言复杂且尚未成熟的SOI (silicon oninsulator)技术以致量产良率不高。美国专利US 6841816说明ー种于娃基版上制作垂直滤光感测器(vertical colorfilter sensor)的方法。此篇专利的图12显示单一感测器的截面示意图，在感测器之间使用ニ氧化硅的目的是为了隔离邻近的感测器的载子扩散，以防止干扰(cross-talk)产生。另外，此篇专利所提出的接面的砷离子布植为1200keV且深度为I Pm，其并非一般半导体厂的常用制程条件，加上形成多层ニ氧化硅绝缘层，因此导致整体制程较复杂。另外，磊晶层的界面介于多接面光偶合ニ极管之间，导致暗电流增加与量子效率的下降。美国专利US 7651883掲示了利用U形井区(U_shape well)的多接面结构围绕于每ー个光二极管的外围，其目的是为了要防止光二极管的载子扩散到邻近的光二极管而降低空间解析度，其中光二极管的制程是直接制作于n型硅基板上，并且宣称不需要磊晶层。此篇专利所使用的U形井区虽可解决US 6960757因没有外围隔离所造成的空间解析度问题，但是此篇专利却掲示了多接面结构的各层形成方式是采用高能量的离子布植制程。而且，此篇专利使用的n型基板无法与一般半导体厂使用的现有CMOS逻辑制程相客，因此并不适用于一般半导体厂制造。此外，此篇专利强调于基板上不需磊晶层就可直接制作所需的接面结构于基板上，虽然目的在于减少制程步骤，但是却容易因未隔绝基板上的缺陷(defect)且使后续接面结构的平坦度变差,而造成漏电流(leakage current)发生的机率变得极高。
技术实现思路
本专利技术提供一种半导体元件，其为具有多接面(mult1-junction)结构的光二极管。本专利技术另提供一种半导体元件的制造方法，可以相容整合于现有的CMOS逻辑制程。本专利技术提出ー种半导体兀件，其包括具有第一导电型杂质的基材、具有第一导电型杂质的磊晶层、具有第二导电型杂质的深井区、具有第一导电型杂质的第一井区、具有第ニ导电型杂质的第二井区、具有第一导电型杂质的第三井区以及具有第二导电型杂质的第ー掺杂区。磊晶层配置于基材上。深井区配置于磊晶层中。第一井区配置于深井区中，其三个边与磊晶层相接。第二井区配置于第一井区中。第三井区配置于第二井区中，其三个边与磊晶层相接。第一掺杂区配置于第三井区中。本专利技术提出ー种半导体兀件，其包括具有第一导电型杂质的基材、具有第一导电型杂质的磊晶层、具有第二导电型杂质的深井区、具有第一导电型杂质的第一层区及第ニ层区、具有第一导电型杂质的至少ー第三层区以及具有第一导电型杂质的第四层区、具选择性制作的第二导电型杂质的第一掺杂区。磊晶层配置于基材上。深井区配置于磊晶层中。第一层区及第ニ层区配置于深井区中且其三个边与磊晶层相接，其中第二层区位于第一层区上方且互不相连。第三层区配置于深井区中，其中第三层区位于第一层区上方，以将第一层区连接至磊晶层上表面。第四层区配置于深井区中，其中第四层区位于第二层区上方，以将第二层接至磊晶层上表面。最上方可选择性的制作第二导电型杂质的第一掺杂区。本专利技术提出一种半导体元件，其包括具有第一导电型杂质的基材具有第一导电型杂质的磊晶层、具有第二导电型杂质的深井区、具有第一导电型杂质的第一层区、具有第一导电型杂质的至少ー第二层区、具有第一导电型杂质的第一井区以及具有第二导电型杂质的第一掺杂区。磊晶层配置于基材上。深井区配置于磊晶层中。第一层区配置于深井区中，且三边与磊晶层相接。第二层区配置于深井区中，其中第二层区位于第一层区上方，以将第一层区连接至磊晶层上表面。第一井区配置于深井区中，其三个边与磊晶层相接，其中第一井区位于第一层区上方且互不相连。第一掺杂区配置于第一井区中。本专利技术提出一种半导体元件的制造方法，其包括下列步骤。提供具有第一导电型杂质的基材，于基材上形成具有第一导电型杂质的磊晶层。于磊晶层中形成具有第二导电型杂质的深井区。于深井区中形成具有第一导电型杂质的第一井区，且三边与磊晶层相接。于第一井区中形成具有第二导电型杂质的第二井区。于第二井区中形成具有第一导电型杂质的第三井区，且三边与磊晶层相接。于第三井区中形成具有第二导电型杂质的第一掺杂区。本专利技术提出一种半导体元件的制造方法，其包括下列步骤。提供具有第一导电型杂质的基材，于基材上形成具有第一导电型杂质的磊晶层。于磊晶层中形成具有第二导电型杂质的深井区。于深井区中形成具有第一导电型杂质的第一层区及第ニ层区，其中第二层区形成于第一层区上方且互不相连，且第一层区与第二层区其三边与磊晶层相接。于深井区中形成具有第一导电型杂质的至少ー第三层区，其中第三层区形成于第一层区上方，以将第一层区连接至磊晶层上表面。于深井区中形成具有第一导电型杂质的第四层区，其中第四层区形成于第二层区上方，以将第二层区连接至磊晶层上表面。最上方可选择性的制作第二导电型杂质的第一掺杂区。本专利技术提出一种半导体元件的制造方法，其包括下列步骤。提供具有第一导电型杂质的基材，于基材上形成具有第一导电型杂质的磊晶层。于磊晶层中形成具有第二导电型杂质的深井区。于深井区中形成具有第一导电型杂质的第一层区，其中三个边与磊晶层相接。第一层区的上方可制作ー层或多层第一导电型层区，以将第一层区连接至磊晶层上表面。于深井区中形成具有第一导电型杂质的第一井区，其三个边与磊晶层相接，其中第一井区形成于第一层区上方，第一井区内具有第二导电型杂质的第一掺杂区。基于本文档来自技高网...

【技术保护点】
一种半导体元件，其特征在于，包括：具有一第一导电型杂质的一基材；具有该第一导电型杂质的一磊晶层，配置于该基材上；具有一第二导电型杂质的一深井区，配置于该磊晶层中；具有该第一导电型杂质的一第一井区，配置于该深井区中，该第一井区的三边与该磊晶层相接；具有该第二导电型杂质的一第二井区，配置于该第一井区中；具有该第一导电型杂质的一第三井区，配置于该第二井区中，该第三井区的三边与该磊晶层相接；以及具有该第二导电型杂质的一第一掺杂区，配置于该第三井区中。

【技术特征摘要】
2011.10.28 TW 1001393951.一种半导体元件，其特征在于，包括: 具有一第一导电型杂质的一基材； 具有该第一导电型杂质的一磊晶层，配置于该基材上； 具有一第二导电型杂质的一深井区，配置于该磊晶层中； 具有该第一导电型杂质的一第一井区，配置于该深井区中，该第一井区的三边与该磊晶层相接； 具有该第二导电型杂质的一第二井区，配置于该第一井区中； 具有该第一导电型杂质的一第三井区，配置于该第二井区中，该第三井区的三边与该嘉晶层相接；以及 具有该第二导电型杂质的一第一掺杂区，配置于该第三井区中。2.根据权利要求1所述的半导体元件，还包括具有该第二导电型杂质的一第四井区，配置于该第二井区中，其中该第四井区的掺杂浓度大于该第二井区的掺杂浓度。3.根据权利要求1所述的半导体元件，还包括具有该第二导电型杂质的一第五井区，配置于该深井区中，其中该第五井区的掺杂浓度大于该深井区的掺杂浓度。4.根据权利要求1所述的半导体元件，还包括具有该第一导电型杂质的一第六井区，对应该深井区的外缘而配置于该磊晶层中。5.根据权利要求1所述的半导体元件，还包括具有该第二导电型杂质的一第七井区，对应该第六井区的外缘而配置于该磊晶层中。6.根据权利要求1所述的半导体元件，还包括具有该第一导电型杂质的一第二掺杂区，配置于该深井区的顶部中。7.根据权利要求1所述的半导体元件，其中当该第一导电型杂质为P型吋，该第二导电型杂质为n型；当该第一导电型杂质为n型时，该第二导电型杂质为p型。8.一种半导体元件，其特征在于，包括: 具有一第一导电型杂质的一基材； 具有该第一导电型杂质的一磊晶层，配置于该基材上； 具有一第二导电型杂质的一深井区，配置于该磊晶层中； 具有该第一导电型杂质的一第一层区及一第二层区，配置于该深井区中，且该第一层区及该第二层区各自的三边与该磊晶层相接，其中该第二层区位于该第一层区上方且互不相连； 具有该第一导电型杂质的至少ー第三层区，配置于该深井区中，其中该第三层区位于该第一层区上方，以将该第一层区连接至该磊晶层上表面；以及 具有该第一导电型杂质的一第四层区，配置于该深井区中，其中该第四层区位于该第ニ层区上方，以将该第二层区连接至该磊晶层上表面。9.根据权利要求8所述的半导体元件，还包括具有该第二导电型杂质的一第一掺杂区，配置于该深井区中，其中该第一掺杂区位于该第二层区上方，且该第一掺杂区的掺杂浓度大于该深井区的掺杂浓度。10.根据权利要求8所述的半导体元件，还包括具有该第二导电型杂质的至少ー第一井区，配置于该深井区中，其中该第一井区的掺杂浓度大于该深井区的掺杂浓度。11.根据权利要求8所述的半导体元件，还包括具有该第一导电型杂质的一第二井区，对应该深井区的外缘而配置于该磊晶层中。12.根据权利要求8所述的半导体元件，还包括具有该第二导电型杂质的一第三井区，对应该第二井区的外缘而配置于该磊晶层中。13.根据权利要求8所述的半导体元件，还包括具有该第一导电型杂质的ー第二掺杂区，配置于该深井区的顶部中。14.根据权利要求8所述的半导体元件，其中当该第一导电型杂质为p型吋，该第二导电型杂质为n型；当该第一导电型杂质为n型时，该第二导电型杂质为p型。15.一种半导体元件，其特征在于，包括: 具有一第一导电型杂质的一基材； 具有该第一导电型杂质的一磊晶层，配置于该基材上； 具有一第二导电型杂质的一深井区，配置于该磊晶层中； 具有该第一导电型杂质的一第一层区，配置于该深井区中，该第一层区的三边与该磊晶层相接； 具有该第一导电型杂质的至少ー第二层区，配置于该深井区中，...

【专利技术属性】
技术研发人员：蔡俊珑，黄瑞峰，许明芳，陈至扬，
申请(专利权)人：体学生物科技股份有限公司，
类型：发明
国别省市：