一种调节接触电阻阻值的工艺制造技术

本发明专利技术涉及半导体制造领域，尤其涉及调节接触电阻阻值的工艺。本发明专利技术利用钨回蚀工艺形成钨/铜栓，并通过调节回蚀工艺时间来控制形成的钨/铜栓中钨层和铜层的比例，以达到控制接触电阻阻值大学的目的，进而提高半导体器件的电学性能和产品的良率。

【技术实现步骤摘要】

本专利技术涉及半导体制造领域，尤其涉及一种调节接触电阻阻值的工艺。
技术介绍
目前，半导体的标准制程中，针对COMS器件的金属欧姆接触部分的工艺步骤，主要采用化学机械研磨工艺(Chemical Mechanical Polishing ,简称CMP)对通孔中的鹤进行平坦化工艺，进而形成钨栓接触。图1-6为本专利技术
技术介绍
中形成钨栓接触的传统工艺步骤流程示意图；如图1-6所示，首先，提供一具有源级(S)、漏极(D)和栅极(G)的半导体衬底结构1，沉积层间介质层(Inter Layer Dielectrics，简称ILD) 2覆盖半导体衬底结构I的上表面，利用光刻(Photo)、刻蚀(Etch)工艺,部分去除层间介质层2至源级(S)、漏极(D)和栅极(G)的上表面，以在刻蚀后剩余的层间介质层21中形成多个通孔3 ;其次，沉积阻挡层4覆盖刻蚀后剩余的层间介质层21的上表面和通孔3的底部及其侧壁后，沉积钨层5充满通孔3并覆盖阻挡层4的上表面；最后，采用CMP工艺对钨层5进行平坦化处理，以部分去除钨层5和阻挡层4至刻蚀后剩余的层间介质层21的上表面，使得剩余的钨层51和剩余的阻挡层41均位于通孔3中，进而形成钨栓接触孔。 由于钨的电阻率较大(0.053Ω_2/πι)，造成接触电阻(钨栓)较大，致使制备的半导体器件电学性能较差，降低了产品的良率。
技术实现思路
针对上述存在的问题，本专利技术揭示了一种调节接触电阻阻值的工艺，主要利用钨回蚀工艺形成钨/铜栓，并通过调节回蚀工艺时间来控制形成的钨/铜栓中钨层和铜层的比例，以达到控制接触电阻阻值大学的目的，进而提高半导体器件的电学性能和产品的良率。 本专利技术的目的是通过下述技术方案实现的 一种调节接触电阻阻值的工艺，其中，包括以下步骤 于一设置有源漏栅极的半导体衬底结构的上表面沉积层间介质层； 采用光刻、刻蚀工艺去除部分所述层间介质层，形成贯穿剩余层间介质层至所述半导体衬底结构表面的多个接触通孔； 沉积阻挡层覆盖所述剩余层间介质层和每个所述接触通孔的底部及其侧壁； 沉积钨层充满每个所述接触通孔并覆盖所述剩余层间介质层的上表面；回蚀所述钨层，去除位于所述剩余层间介质层上方和部分所述接触通孔中的钨层； 沉积铜层覆盖所述阻挡层的上表面，并充满所述接触通孔； 采用平坦化工艺去除多余的铜层和阻挡层，形成钨/铜栓； 其中，通过控制回蚀工艺时间来控制回蚀所述接触通孔中钨层的深度。上述的调节接触电阻阻值的工艺，其中，采用CMP工艺去除铜层和阻挡层至所述剩余层间介质层的。上述的调节接触电阻阻值的工艺，其中，所述接触通孔的直径为80_200nm。上述的调节接触电阻阻值的工艺，其中，所述阻挡层的材质为Ti/TiN。上述的调节接触电阻阻值的工艺，其中，所述阻挡层的厚度为10_30nm。综上所述，本专利技术一种调节接触电阻阻值的工艺，主要利用钨回蚀工艺形成钨/铜栓，并通过调节回蚀工艺时间来控制形成的钨/铜栓中钨层和铜层的比例，以达到控制接触电阻阻值大学的目的，进而提高半导体器件的电学性能和产品的良率。附图说明图1-6为本专利技术
技术介绍
中形成钨栓接触的传统工艺步骤流程示意 图7-14为本专利技术中形成钨/铜栓结构的工艺流程示意 图15为器件接触电阻与钨/铜栓比例之间的关系示意图，横轴表示钨/铜栓中铜与钨的比例，纵轴表示器件接触电阻的阻值大小(归一化)。具体实施例方式 下面结合附图对本专利技术的具体实施方式作进一步的说明 图7-14为本专利技术中形成钨/铜栓结构的工艺流程示意图；首先，如图7-8所示，在一具有源级(S)、漏极(D)和栅极(G)的半导体衬底结构1，沉积层间介质层(Inter LayerDielectrics，简称ILD) 2覆盖半导体衬 底结构I的上表面；其次，旋涂光刻胶覆盖层间介质层2的上表面，曝光、显影后，去除多余的光刻胶，形成具有通孔图案的光阻，并以该光阻为掩膜刻蚀层间介质层2至半导体衬底结构I的上表面(源、漏、栅极的上表面)，去除光阻后形成如图9所示的具有多个接触通孔3的结构，且该接触通孔3贯穿剩余层间介质层21至半导体衬底结构I的上表面；其中，接触通孔3的直径为80-200nm,如80nm、lOOnm、150nm或200nm等值。如图10所示，沉积材质为Ti/TiN的阻挡层4覆盖刻蚀后剩余的层间介质层21的上表面和所有接触通孔3的底部及其侧壁后，如图11所示，继续沉积钨层5充满接触通孔3并覆盖阻挡层4的上表面；其中，阻挡层4的厚度为10-30nm，如10nm、20nm或30nm等值。采用回蚀工艺(Etch Back),以去除位于剩余层间介质层21上表面和部分接触通孔3中的钨层5，由于在回蚀工艺中阻挡层4相对于钨层5的刻蚀选择比较高，所以阻挡层4在回蚀工艺中得以保留，进而形成如图12所示的结构；优选的，剩余的钨层52的厚度为接触通孔3深度的三分之二，即形成有接触通孔3的三分之一深度的钨层孔；其中，可通过控制回蚀工艺的时间，来控制回蚀接触通孔3中的钨层5的深度。如图13所示，采用标准铜沉积工艺，沉积铜层6覆盖阻挡层4的上表面并充满钨层孔，并采用CMP工艺铜层6和阻挡层4进行平坦化工艺至剩余层间介质层21的上表面，形成如图14所示的结构；如图14所示，半导体衬底结构I的上表面覆盖有剩余层间介质层21，该剩余层间介质层21中有多个接触通孔3，该接触通孔3贯穿上述的剩余层间介质层21至半导体衬底结构I的上表面，剩余的阻挡层42覆盖接触通孔3的底部及其侧壁，剩余钨层52充满接触通孔3的底部，剩余铜层61覆盖剩余钨层52的上表面并充满接触通孔3的上部，即剩余钨层52和剩余铜层61共同形成了钨/铜栓结构。由于钨电阻率为O. 053 Ω mm2/m,而铜的电阻率则为O. 0185 Ω mm2/m,即本实施例所形成的钨/铜栓结构相对于传统的纯钨栓结构的电阻降低了 27.7%，从而大大降低了接触电阻。图15为器件接触电阻与钨/铜栓比例之间的关系示意图，横轴表示钨/铜栓中铜与钨的比例，纵轴表示器件接触电阻的阻值大小(归一化)；预先设定纯钨栓时器件接触电阻阻值为1，即铜(Cu)/钨(W)的比值为0，器件接触电阻阻值为I ;由图15可知，随着Cu/W比值的增大，即接触电阻中Cu的所占比例越多，器件接触电阻的阻值就越小，从Cu/W为O时，器件接触电阻的阻值为1，到Cu/W为4/4时，器件接触电阻的阻值将为O. 67，所以可知可通过控制接触电阻中Cu的比例能有效的控制器件接触电阻阻值的大小，即通过控制钨层的回蚀工艺如刻蚀时间等来控制钨/铜栓中铜的比例，进而达到控制接触电阻，甚至器件接触电阻阻值的大小，以有效的提高半导体器件的电学性能。综上所述，由于采用了上述技术方案，本专利技术实施例调节接触电阻阻值的工艺，主要利用钨回蚀工艺形成钨/铜栓，并通过调节回蚀工艺时间来控制形成的钨/铜栓中钨层和铜层的比例，以达到控制接触电阻阻值大学的目的，进而提高半导体器件的电学性能和广品的良率。通过说明和附图，给出了具体实施方式的特定结构的典型实施例，基于本专利技术精神，还可作其他的转换。尽管上述专利技术提出了现有的较佳实施例，然而，这些内容并不作为局限。对于本领域的技 术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，本文档来自技高网...

【技术保护点】
一种调节接触电阻阻值的工艺，其特征在于，包括以下步骤：于一设置有源漏栅极的半导体衬底结构的上表面沉积层间介质层；采用光刻、刻蚀工艺去除部分所述层间介质层，形成贯穿剩余层间介质层至所述半导体衬底结构表面的多个接触通孔；沉积阻挡层覆盖所述剩余层间介质层和每个所述接触通孔的底部及其侧壁；沉积钨层充满每个所述接触通孔并覆盖所述剩余层间介质层的上表面；回蚀所述钨层，去除位于所述剩余层间介质层上方和部分所述接触通孔中的钨层；沉积铜层覆盖所述阻挡层的上表面，并充满所述接触通孔；采用平坦化工艺去除多余的铜层和阻挡层，形成钨/铜栓；其中，通过控制回蚀工艺时间来控制回蚀所述接触通孔中钨层的深度。

【技术特征摘要】
1.一种调节接触电阻阻值的工艺，其特征在于，包括以下步骤 于一设置有源漏栅极的半导体衬底结构的上表面沉积层间介质层； 采用光刻、刻蚀工艺去除部分所述层间介质层，形成贯穿剩余层间介质层至所述半导体衬底结构表面的多个接触通孔； 沉积阻挡层覆盖所述剩余层间介质层和每个所述接触通孔的底部及其侧壁； 沉积钨层充满每个所述接触通孔并覆盖所述剩余层间介质层的上表面； 回蚀所述钨层，去除位于所述剩余层间介质层上方和部分所述接触通孔中的钨层； 沉积铜层覆盖所述阻挡层的上表面，并充满所述接触通孔； 采用平坦化工...

【专利技术属性】
技术研发人员：胡彬彬，陈建维，张旭昇，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：