成膜方法和成膜装置制造方法及图纸

本发明专利技术提供一种成膜方法，在处理容器内利用等离子体从金属靶产生金属离子，然后通过偏压引入，由此在形成有凹部的被处理体上沉积金属的薄膜，该成膜方法包括：基膜形成工序，从靶生成金属离子，通过偏压将该金属离子引入到被处理体，在凹部内形成基膜；蚀刻工序，在不产生金属离子的状态下，通过偏压将稀有气体电离，并且将生成的离子引入到被处理体，对基膜进行蚀刻；和成膜回流工序，对靶进行等离子体溅射从而生成金属离子，通过偏置电力将该金属离子引入到被处理体，沉积由金属膜构成的主膜，使该主膜加热回流。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及成膜方法和成膜装置，特别涉及利用等离子体有效地将金属膜埋入到在半导体晶片等被处理体形成的凹部内的成膜方法和成膜装置。
技术介绍
一般来说，为了制造半导体器件 ，对半导体晶片反复进行成膜处理、图案蚀刻(pattern etching)处理等各种处理。由于半导体器件的进一步的高度集成化和高度细微化的要求，线宽和孔径也更加细微化。由于进一步的细微化，配线电阻增加，耗电量的增大成为问题。从而，为了进一步减小电阻，倾向于使用电阻非常小而且廉价的铜(专利文献I)。作为配线材料或填埋材料使用铜的情况下，考虑到与下层的密合性等，作为阻挡层(barrier layer) 一般使用钽金属(Ta)、钛(Ti )、钽氮化膜(TaN)、钛氮化膜(TiN)等。将金属埋入凹部内时，首先在包括凹部内的晶片表面整体形成阻挡层。接着，在等离子体溅射装置内，在形成于包括该凹部内的壁面整体的晶片表面整个面上的阻挡层形成由铜构成的薄的种晶层(seedlayer)，接着通过对包括铜种晶层的晶体表面整体实施镀铜处理，凹部内完全被铜埋入。之后，通过CMP (Chemical Mechanical Polishing、化学机械抛光(化学机械研磨))处理等去除晶片表面的多余的铜薄膜(专利文献2)。参照图I说明上述的金属填埋工序。图I是表示现有技术的半导体晶片的凹部的填埋工序的图。在形成于半导体晶片W上的、例如由SiO2膜构成的层间绝缘膜等绝缘层2的表面上,形成有与用于单镶嵌加工(Single Damascene Process)、双镶嵌加工(DualDamasceneProcess)、三维安装加工等的导通孔(via hole)、通孔(through hole)以及槽(trench)等对应的凹部4，在凹部4的底部，以露出状态形成有例如由铜构成的下层的配线层6 (参照图I的部分(A))。具体而言，该凹部4包括字线和位线等配线构造的形成得细长的截面为凹状的槽(trench) 4A ;和用于连接上下字线或位线的、形成于槽4A的底部的一部分的孔4B。孔4B为导通孔或通孔。而且，配线层6露出到孔4B的底部。当孔4B被孔塞(via plug)等埋入时，下层的配线层或晶体管等元件和被埋入到槽4A的字线等经由孔塞电连接。另外，省略下层的配线层或晶体管等元件的图示。凹部4随着设计原则的细微化，其宽度或内径例如为数IOnm左右，非常小，纵横尺寸比例如为2 4左右。另外，关于扩散防止膜和蚀刻停止(etching stop)膜等,省略图示并简化形状地进行记载。首先，该半导体晶片W的表面上，也包括凹部4内的内表面，利用等离子体溅射装置大致均匀地形成例如包括TiN膜和Ti膜的层叠结构的阻挡层8 (参照图I的部分(B))。接着，利用等离子体溅射装置在包括凹部4的内表面的晶片表面整体形成包括薄的铜膜的种晶层10作为金属膜(参照图I的部分(C))。接着，通过在晶片表面上实施镀铜处理，以例如包括铜的金属膜12埋入凹部4内(参照图I的部分(D))。之后，使用上述的CMP处理等去除晶片表面的多余的金属膜12、种晶膜10以及阻挡层8 (参照图I的部分(E))。现有技术文献专利文献专利文献I :日本特开2000 - 077365号公报专利文献2 :日本特开2006 - 148075号公报
技术实现思路
专利技术需要解决的课题但是，一般在等离子体溅射装置内进行成膜的情况下，在半导体晶片侧施加偏压促进金属离子的引入，由此能够增加成膜速率(rate)。该情况下，过度增大偏压时，晶片表面被为了产生等离子体而导入到装置内的稀有气体例如氩气的离子溅射，沉积的金属膜被刮掉，因此偏置电力不设定得那么大。 但是，如上所述，形成包括铜膜的种晶膜10的情况下，如图I的部分(C)所示，由于各向异性离子直接被引入到凹部内，种晶膜很难附着于凹部4内的侧壁的下部的区域的部分。因此，长时间进行成膜处理直到在侧壁上形成充分的厚度的种晶膜10时，尤其在孔4B的开口部，以能够夹着该开口的形状沉积种晶膜10，产生突出到凹部4的开口部的外伸(overhang)部分14。因此，之后工序中，即使通过镀层法等利用包括铜膜的金属膜12埋入该凹部4，有时内部也不被充分地填埋而产生空隙(void) 16。即，不断推进细微化的今天，即使使用镀层法有时也不能充分地埋入细微(微小)的凹部内。为了解决上述问题点，如专利文献2所示，试图通过调整供给于载置台的偏置电力来控制成膜速率和派射蚀刻的蚀刻速率(etchingrate),从而进行良好的埋入,但是由于最近进一步的细微化的要求，即使利用上述的成膜方法，也难以充分解决上述的问题。本专利技术是着眼于如上的问题，是能够有效解决此问题而提出的。本专利技术提供一种能够在凹部内实施金属膜的成膜使得能够防止空隙等的成膜方法和成膜装置。用于解决课题的技术方案本专利技术者们对基于等离子体溅射的成膜方法进行了专心研究的结果，发现通过形成金属膜并且使该金属膜回流(reflow),能够在凹部内的底部充分地形成金属膜而防止空隙等的产生，由此做出了本专利技术。根据本专利技术的第一方式，提供一种成膜方法，在能够被抽真空的处理容器内利用等离子体将金属靶电离而产生金属离子，并对上述处理容器内的载置台供给偏置电力，对上述载置的被处理体施加偏压，将所述金属离子引入到上述被处理体，在形成于上述被处理体的凹部内沉积金属的薄膜，上述成膜方法包括基膜形成工序，通过偏压将上述金属离子引入，在上述凹部内形成包含金属的基膜；蚀刻工序，对上述被处理体施加偏压，并且在不产生所述金属离子的条件下生成等离子体，电离稀有气体并且将生成的稀有气体的离子引入对上述基膜进行蚀刻；和成膜回流工序，利用施加在上述被处理体上的偏压将上述金属离子引入，沉积由金属膜构成的主膜并且使上述主膜加热回流。根据本专利技术的第二方式，在能够被抽真空的处理容器内利用等离子体将金属靶电离而产生金属离子，并对上述处理容器内的载置台供给偏置电力，对上述载置的被处理体施加偏压，将上述金属离子引入到上述被处理体，在形成于上述被处理体的凹部内沉积金属的薄膜，上述成膜方法包括成膜蚀刻工序，通过偏压将上述金属离子引入，在上述凹部内形成包含金属的基膜，并且对上述基膜进行蚀刻；和成膜回流工序，通过偏压将上述金属离子引入，沉积由金属膜构成的主膜，并且使上述主膜加热回流。根据本专利技术的第三方式，提供一种成膜装置，其包括处理容器，其能够被抽真空；载置台，其用于载置形成有凹部的被处理体；气体导入单元，其向上述处理容器内导入规定的气体；等离子体产生源，其用于向上述处理容器内产生等离子体；·金属靶，其设置于上述处理容器内，用于被上述等离子体电离；偏压电源，其对上述载置台供给高频的偏置电力；和装置控制部，其控制装置整体以实施基于第一方式或第二方式的成膜方法。附图说明图I是表不现有技术的半导体晶片的凹部的填埋工序的图。图2是表示本专利技术的成膜装置的一个例子的截面图。图3是用于说明本专利技术的成膜方法的第一实施例的工序图。图4是用于详细说明本专利技术的成膜方法的特征性工序的放大工序图。图5是表示偏置电力和晶片上表面上的Cu成膜量的关系的曲线。图6是表示成膜量的最大值Td与蚀刻量Te的比(Te/Td)和埋入结果的关系的图。图7是表示比(Te/Td)为O.本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：石坂忠大，佐久间隆，波多野达夫，横山敦，五味淳，安室千晃，福岛利彦，户岛宏至，川又诚也，水泽宁，加藤多佳良，
申请(专利权)人：东京毅力科创株式会社，
类型：
国别省市：