具有设计的外延区的器件及其制造方法技术

一种设计的外延区通过提供用于减少或者阻止掺杂剂扩散的阻挡层来补偿MOS器件的短沟道效应，同时减少或者消除阻挡层的副作用如增大BJT器件的漏电流和/或降低整流器的击穿电压。通过位于阻挡层和衬底之间的非共形的富掺杂剂层减少或者消除这些副作用，该非共形的富掺杂剂层减缓结的突变性，因此降低结区域的电场。这种方案对于其中期望采用常用工艺步骤同时制造MOS、BJT、和整流器器件的片上系统应用是特别优选的。本发明专利技术提供具有设计的外延区的器件及其制造方法。

【技术实现步骤摘要】

本专利技术涉及具有外延区的器件及其制造方法。
技术介绍
片上系统(SOC)应用常常需要将CMOS器件与诸如双极结型晶体管(BJT)和整流器的器件制造在相同的晶圆上。这类器件中的每一种都具有独特的性能约束和权衡。虽然期望同时以及通常采用相同的工艺步骤来制造这些器件，但改进一种类型器件如CMOS晶体管的性能的步骤可能导致其它器件如BJT的性能下降。因此所需要的是制造对于不同类型的器件都具有改进的性能的结构和方法。
技术实现思路
为了解决现有技术中存在的问题，根据本专利技术的一个方面，提供了一种用于形成器件的方法，包括在衬底中形成具有底部和侧壁的凹槽；在所述凹槽的底部上方形成外延的富掺杂剂层；在所述富掺杂剂层的上方和所述凹槽的侧壁的上方形成外延的阻挡层； 以及用外延的生长材料基本上填充所述凹槽。在上述方法中，其中，在所述凹槽的底部上形成外延的富掺杂剂层的步骤包括在所述凹槽的底部上和侧壁上外延生长所述富掺杂剂层；以及从所述凹槽的侧壁选择性地或者各向同性地去除所述富掺杂剂层。在上述方法中，其中，在所述凹槽的底部上形成外延的富掺杂剂层的步骤包括在所述凹槽的底部上和侧壁上外延生长所述富掺杂剂层；以及从所述凹槽的侧壁选择性地或者各向同性地去除所述富掺杂剂层，并且其中，从所述凹槽的侧壁选择性地去除所述富掺杂剂层包括采用蚀刻气体蚀刻，所述蚀刻气体选自基本上由GeH4、Cl2及其组合的组。在上述方法中，其中，在所述凹槽的底部上形成外延的富掺杂剂层的步骤包括采用金属氧化物化学汽相沉积(MO CVD)形成原位掺杂的硅层。在上述方法中，其中，形成外延的阻挡层的步骤包括采用MOCVD形成原位碳掺杂的娃层。在上述方法中，其中，用外延的生长材料基本上填充所述凹槽的步骤包括采用与用于所述富掺杂剂层相同的掺杂剂形成原位掺杂的硅层。在上述方法中，其中，在相同的腔室中形成所述富掺杂剂层、所述外延的阻挡层和所述外延的生长材料。在上述方法中，其中，在所述凹槽的底部上形成外延的富掺杂剂层的步骤包括用杂质原位掺杂所述富掺杂剂层，所述杂质选自基本上由磷、锑、砷、及其组合组成的组。在上述方法中，其中，形成外延的阻挡层的步骤包括用碳原位掺杂阻挡层。根据本专利技术的另一方面，还提供了一种器件，包括栅极结构，形成于衬底上；外延的源极/漏极区，形成于所述衬底中，与所述栅极结构对准，并具有底面和侧面；外延的富掺杂剂层，位于所述外延的源极/漏极区的底面和所述衬底之间；以及外延的阻挡层，位于所述外延的源极/漏极区的底面和所述富掺杂剂层之间，并还位于所述外延的源极/漏极区的侧面和所述衬底之间。在上述器件中，其中，所述外延的源极/漏极区和所述外延的富掺杂剂层两者都包含磷掺杂的娃。在上述器件中，其中，所述外延的阻挡层包含碳掺杂的硅。在上述器件中，其中，位于所述外延的源极/漏极区的底面和所述富掺杂剂层之间的所述阻挡层的厚度为约70A,而位于所述外延的源极/漏极区的侧面和所述衬底之间的所述阻挡层的厚度为约30 A。在上述器件中，进一步包括梯度注入区，所述梯度注入区位于所述外延的源极/ 漏极区以及所述外延的富掺杂剂层的下面。在上述器件中，进一步包括外延的发射器区，形成于所述衬底中并具有底面和侧面；第二外延的富掺杂剂层，位于所述外延的发射器区的底面和所述衬底之间；以及第二外延的阻挡层，位于所述外延的发射器区的底面和所述富掺杂剂层之间，并还位于所述外延的发射器区的侧面和所述衬底之间。根据本专利技术的又一方面，还提供了一种形成器件的方法，包括蚀刻半导体衬底以形成至少一个凹槽，所述至少一个凹槽具有底部和侧壁；在所述至少一个凹槽的底部和侧壁的上方外延生长原位掺杂的第一层，所述原位掺杂的第一层掺杂有第一杂质；从所述至少一个凹槽的侧壁去除所述原位掺杂的第一层，使所述第一层的剩余部分留在所述至少一个凹槽的底部的上方；在所述第一层的剩余部分的上方以及在所述至少一个凹槽的侧壁的上方外延生长原位掺杂的第二层，所述原位掺杂的第二层掺杂有第二杂质；以及外延生长原位掺杂的材料用于填充所述至少一个凹槽，所述原位掺杂的材料掺杂有所述第一杂质。在上述方法中，其中，所述第一杂质选自由磷、砷、和锑组成的组，以及所述第二杂质选自由碳、锗、和氙组成的组。在上述方法中，其中，所述第一杂质选自由磷、砷、和锑组成的组，以及所述第二杂质选自由碳、锗、和氙组成的组，并且其中，所述至少一个凹槽包括第一凹槽和第二凹槽，并进一步包括使用所述第一凹槽形成金属氧化物半导体(MOS)晶体管以及使用所述第二凹槽 形成双极结型晶体管(BJT)。在上述方法中，其中，从所述至少一个凹槽的侧壁去除所述原位掺杂的第一层的步骤包括各向同性蚀刻工艺。在上述方法中，进一步包括蚀刻所述半导体衬底以在形成所述至少一个凹槽的同时形成第二凹槽；在所述第二凹槽的底部和侧壁上外延生长所述原位掺杂的第一层；从所述第二凹槽的侧壁选择性地去除所述原位掺杂的第一层，使所述原位掺杂的第一层的剩余部分留在所述第二凹槽的底部上；在所述第一层的剩余部分上和在所述第二凹槽的侧壁上外延生长所述原位掺杂的第二层；以及外延生长原位掺杂的材料以填充所述第二凹槽。附图说明为了更充分地理解本专利技术及其优点，现在将结合附图所进行的以下描述作为参考，其中图1至图5示出了制造本专利技术的示例性实施例的步骤；以及图6至图11示出了制造本专利技术的示例性片上系统实施例的步骤。具体实施方式首先参考图1，示出了中间制造阶段中的示例性器件I。在衬底2中以及在衬底2 上制造器件I。虽然在图1中仅示出了单个器件1，本领域技术人员将意识到将在衬底上同时形成多个器件(未示出)。这些器件可以包括一个或多个CMOS晶体管；一个或多个BJT ； 一个或多个整流器；以及其它器件，如集成电容器、电感器、和电阻器等；以及用于电连接各个有源和无源器件的适当的金属化层和/或导体层。在图1中所示出的实施例中，器件I 是CMOS晶体管(因为示出的器件I处于制造的中间阶段，因此没有包括完成了的CMOS晶体管的全部元件)。衬底2可以是本体衬底如硅或其它半导体材料晶圆，或者衬底2可以是在复合晶圆如绝缘体上硅(SOI)或类似的这种复合晶圆的顶上形成的半导体层。在图1中示出的中间阶段中，此时已在衬底2的顶面上制造了栅极结构4。采用公知的制造技术制造栅极结构4，出于清楚和简洁的目的，在本文中不再重复这些公知的制造技术。应当注意到栅极结构4可以是运行结构，该运行结构将形成所得器件的一部分，或者可选地，栅极结构4可以是所谓的伪结构，随后将该伪结构从器件去除并用本领域公知的实际运行栅极结构替换。在衬底2中形成了凹槽6。对于硅晶圆2，作为实例，可以采用例如Cl2干法蚀刻工艺或者其它已知的可选工艺形成凹槽6。在示例性实施例中，形成凹槽6，使其深度适用于期望的器件几何结构。作为一个实例，在使用20nm几何结构制造的器件中，可以形成凹槽 6，其深度为约100人至约300人,以及例如，在一些实施例中，其深度为约200人至约250入。 用于形成凹槽6的其他方法以及凹槽6的其它几何结构对于本领域技术人员是显而易见的，并在本专利技术的预期范围内。图1a示出了可选的但是优选的实施例，其中在衬底2中在凹槽6下方形成梯度注入区5。通过离子注入形成梯度注入区5以形成具有分级掺杂剂浓度的区域。这种分级掺杂本文档来自技高网...

【技术保护点】
一种用于形成器件的方法，包括：在衬底中形成具有底部和侧壁的凹槽；在所述凹槽的底部上方形成外延的富掺杂剂层；在所述富掺杂剂层的上方和所述凹槽的侧壁的上方形成外延的阻挡层；以及用外延的生长材料基本上填充所述凹槽。

【技术特征摘要】
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【专利技术属性】
技术研发人员：黄敬源，吕嘉裕，苏建彰，林彦君，白易芳，林大文，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：